技術(shù)編號(hào)：40509625
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明實(shí)施例涉及半導(dǎo)體，尤其涉及一種基于套刻誤差的聯(lián)合優(yōu)化方法、裝置、設(shè)備及介質(zhì)。背景技術(shù)、隨著人工智能等現(xiàn)代信息技術(shù)的發(fā)展，對(duì)芯片的需求越來越大，性能要求也越來越高，高性能芯片需要通過先進(jìn)的制造工藝來實(shí)現(xiàn)，當(dāng)前業(yè)界已實(shí)現(xiàn)～nm芯片的研發(fā)和量產(chǎn)。先進(jìn)工藝的研發(fā)中，對(duì)于套刻誤差的控制能力是影響量產(chǎn)以及產(chǎn)品良率的關(guān)鍵因素之一。通常套刻誤差需要控制在工藝節(jié)點(diǎn)的/以內(nèi)，先進(jìn)工藝的要求更高，大概需要在/～/左右，這對(duì)于套刻誤差的控制提出了巨大的挑戰(zhàn)。影響套刻誤差的因素有套刻標(biāo)識(shí)的設(shè)計(jì)、工...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。