逐次逼近adc超低功耗電容陣列及其邏輯控制方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于集成電路技術(shù)領(lǐng)域，尤其涉及一種用于逐次逼近ADC的超低功耗電容 陣列及其邏輯控制方法。
【背景技術(shù)】
[0002] 以電容陣列為主體結(jié)構(gòu)的電荷再分配型逐次逼近（SAR)ADC憑借其低功耗優(yōu)勢(shì)獲 得了廣泛應(yīng)用，隨著CMOS集成電路設(shè)計(jì)技術(shù)的進(jìn)步及工藝特征尺寸的減小，SoC規(guī)模越來 越大，尤其在神經(jīng)信號(hào)記錄（EEG、EC0G等）植入式生物電子學(xué)系統(tǒng)中，嵌入其中的ADC需要 具備超低功耗、小型化的特點(diǎn)，傳統(tǒng)的電荷再分配型SARADC電容陣列的規(guī)模隨ADC位數(shù)呈 指數(shù)倍增長(zhǎng)，不利于面積、功耗以及速度優(yōu)化。圖1所示的是傳統(tǒng)N-bit全差分電荷再分配 型SARADC結(jié)構(gòu)，其電容陣列共包括2N+1個(gè)單位電容。一方面，受匹配精度以及噪聲性能的 約束，不僅電路面積較大，工藝成本高，而且電容陣列的動(dòng)態(tài)功耗較大；另一方面，大規(guī)模的 電容陣列，致使SARADC的輸入電容較大，不僅影響ADC采樣速率的提高，而且要求模擬前 端（AFE)電路具有較強(qiáng)的驅(qū)動(dòng)能力，影響AFE電路以及整個(gè)SoC的低功耗優(yōu)化。

【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點(diǎn)，提供一種逐次逼近ADC超低功耗電 容陣列及其邏輯控制方法，其具有超低功耗、小型化電容陣列及邏輯控制方式，能顯著降低 SARADC的功耗，減小芯片面積，節(jié)省成本，同時(shí)能提高電容陣列匹配性設(shè)計(jì)的靈活性。
[0004] 本發(fā)明的目的是通過以下技術(shù)方案來實(shí)現(xiàn)的：
[0005] 本發(fā)明的逐次逼近ADC超低功耗電容陣列，包括兩組分別連接在比較器的兩輸入 端的（N-2)-bit二進(jìn)制電容陣列，每組（N-2)-bit二進(jìn)制電容陣列通過開關(guān)陣列連接電壓 基準(zhǔn)V^V^Gnd;每組（N-2)-bit二進(jìn)制電容陣列由電容QCpQ、……CN2連接組成，其 中N為自然數(shù)；第一組（N-2)-bit二進(jìn)制電容陣列的電容C。、^、^、……CN2的一端分別連 接差分輸入信號(hào)V1P，各電容的另一端分別通過開關(guān)陣列中的開關(guān)連接至電壓基準(zhǔn)Vraf， Gnd;第二組（N-2)-bit二進(jìn)制電容陣列的電容C。、Q、C2、……CN2的一端分別連接差分輸 入信號(hào)Vin，另一端分別通過開關(guān)陣列中的開關(guān)連接至電壓基準(zhǔn)Vraf，VM，Gnd;比較器的輸出 端連接逐次逼近邏輯控制單元SARLogic，根據(jù)比較器的輸出，所述逐次逼近邏輯控制單元 SARLogic在時(shí)鐘信號(hào)elk和soc的作用下實(shí)現(xiàn)對(duì)電容陣列開關(guān)的邏輯控制，并產(chǎn)生ADC的 數(shù)字輸出BQ-BN:。
[0006] 進(jìn)一步，以上C〇=Cp(；= 2C丄pi= 1 ~N-2。
[0007] 進(jìn)一步，與第一組（N-2)_bit二進(jìn)制電容陣列連接的開關(guān)陣列為第一開關(guān)陣列， 第一開關(guān)陣列由開關(guān)SQp、Slp、S2p、......s(N2：)p組成。
[0008] 進(jìn)一步，與第二組（N-2)_bit二進(jìn)制電容陣列連接的開關(guān)陣列為第二開關(guān)陣列， 第二開關(guān)陣列由開關(guān)SQn、Sln、S2n、......s(N2)"組成。
[0009] 本發(fā)明還提出一種上述逐次逼近ADC超低功耗電容陣列的邏輯控制方法：
[0010] ⑴在采樣階段，采取開關(guān)陣列時(shí)序初始化技術(shù)，s(N2)n=S(N2)P="1"，s(N3)n= S(n4)n=......Sln=S〇n= "0"，S(N3)p=S(N4)p=......Slp=S〇p= "0"，根據(jù)BN :的結(jié)果改變 S(N2) (S(N2)n或者s2)p)的值，輸出較大的電容陣列所對(duì)應(yīng)的最高位開關(guān)的控制信號(hào)S(N2)由 "1"接至"0"，進(jìn)而再次比較電容陣列輸出的大小，產(chǎn)生第二位數(shù)字輸出BN2;"1"和"0"分 別代表相應(yīng)開關(guān)將其所對(duì)應(yīng)的電容連接至Vraf和Gnd;
[0011] (2)通過采用上極板采樣以及開關(guān)陣列邏輯時(shí)序初始化技術(shù)，在產(chǎn)生最高位和第 二位數(shù)字輸出的過程中不需要基準(zhǔn)提供能耗；在產(chǎn)生第三位數(shù)字輸出BN3時(shí)，若為上跳變， 電容陣列開關(guān)控制信號(hào)由"1〇〇……0"變?yōu)?11/21/2……1/2"，能耗為-CN2Vraf2/2 ;若為 下跳變，電容陣列開關(guān)控制信號(hào)由" 100……0"變?yōu)? 1/200……0"，能耗也為-CN2Vraf2/2 ; " 1/2 "代表相應(yīng)開關(guān)將其所對(duì)應(yīng)的電容連接至V。^，VM=Vraf/2。
[0012] 進(jìn)一步，以上方法中，在產(chǎn)生前三位的數(shù)字輸出BNi_BN3之后，在后續(xù)的轉(zhuǎn)換過程 中電容陣列采取單調(diào)切換邏輯控制方式，每個(gè)時(shí)鐘周期內(nèi)僅有一個(gè)電容發(fā)生連接關(guān)系的變 化。
[0013] 進(jìn)一步，以上根據(jù)第二位數(shù)字輸出BN2的不同，電容陣列的共模輸出電平的變化呈 現(xiàn)兩種趨勢(shì)：
[0014] 1)若BN2輸出邏輯1，電容陣列需要發(fā)生上跳變以產(chǎn)生第三位輸出BN3，電容陣列 共模輸出電平在逐次逼近過程中逐漸逼近V"f/2 ;
[0015] 2)若BN2輸出邏輯0,電容陣列需要發(fā)生下跳變以產(chǎn)生第三位輸出BN3，電容陣列 共模輸出電平在逐次逼近過程中逐漸逼近V"f/4。
[0016] 本發(fā)明具有以下有益效果：
[0017] 本發(fā)明提供的電容陣列結(jié)構(gòu)具有明顯的優(yōu)勢(shì)，電容陣列規(guī)模和開關(guān)數(shù)目?jī)H為傳統(tǒng) 電荷再分配結(jié)構(gòu)的25%和38. 5%，在不考慮寄生電容能耗的情況下，電容陣列能耗僅為傳 統(tǒng)結(jié)構(gòu)的1.2%，在考慮寄生電容能耗的情況下，以Cpt= 0.lCtot，Cpb= 0. 15C為例，本發(fā)明 提供的電容陣列的能耗僅為傳統(tǒng)電荷再分配結(jié)構(gòu)的1. 4%。
【附圖說明】
[0018] 圖1為傳統(tǒng)電荷再分配型SARADC結(jié)構(gòu)；
[0019] 圖2為本發(fā)明的新型SARADC結(jié)構(gòu)；
[0020] 圖3為本發(fā)明的4-bitA/D轉(zhuǎn)換實(shí)施例；
[0021]a，最高兩位數(shù)字輸出的產(chǎn)生，
[0022]b，最低兩位數(shù)字輸出的產(chǎn)生；
[0023] 圖4為本發(fā)明實(shí)施例中邏輯控制方式對(duì)轉(zhuǎn)換波形的改善；
[0024] 圖5為本發(fā)明實(shí)施例中邏輯控制方式對(duì)寄生電容功耗的改善；
[0025] 圖6為本發(fā)明10-bit實(shí)施例和傳統(tǒng)電荷再分配結(jié)構(gòu)的能耗曲線；
【具體實(shí)施方式】
[0026] 本發(fā)明首先提出逐次逼近ADC超低功耗電容陣列：包括兩組分別連接在比較器的 兩輸入端的（N-2)-bit二進(jìn)制電容陣列，每組（N-2)-bit二進(jìn)制電容陣列通過開關(guān)陣列連 接電壓基準(zhǔn)Vraf，V。^，Gnd;每組（N-2) -bit二進(jìn)制電容陣列由電容C。、Q、C2、……CN2連接 組成，其中N為自然數(shù)；第一組（N-2)-bit二進(jìn)制電容陣列的電容……CN2的一 端分別連接差分輸入信號(hào)V1P，各電容的另一端分別通過開關(guān)陣列中的開關(guān)連接至電壓基準(zhǔn) Vraf，VM，Gnd;第二組（N-2)-bit二進(jìn)制電容陣列的電容C。、Q、C2、……CN2的一端分別連 接差分輸入信號(hào)Vin，另一端分別通過開關(guān)陣列中的開關(guān)連接至電壓基準(zhǔn)Vraf，VM，Gnd;比較 器的輸出端連接逐次逼近邏輯控制單元SARLogic，根據(jù)比較器的輸出，所述逐次逼近邏輯 控制單元SARLogic在時(shí)鐘信號(hào)elk和soc的作用下實(shí)現(xiàn)對(duì)電容陣列開關(guān)的邏輯控制，并 產(chǎn)生ADC的數(shù)字輸出BQ-BN1。
[0027] 其中以上CQ=CpC1= 2Cipi= 1~N-2。與第一組（N-2)_bit二進(jìn)制電容陣 列連接的開關(guān)陣列為第一開關(guān)陣列，第一開關(guān)陣列由開關(guān)S^s^s%、……S(N2)P組成。與 第二組（N-2)-bit二進(jìn)制電容陣列連接的開關(guān)陣列為第二開關(guān)陣列，第二開關(guān)陣列由開關(guān) S〇n、Sln、S2n、......s(N 加組成。
[0028] 基于以上逐次逼近ADC超低功耗電容陣列的邏輯控制方法如下：
[0029] (1)在采樣階段，采取開關(guān)陣列時(shí)序初始化技術(shù)，S(N2)n=S(N2)P="1"，s(N3)n = S(n4)n=......Sln=S〇n= "0"，S(N3)p=S(N4)p=......Slp=S〇p= "0"，根據(jù)BN :的結(jié)果改變 S(N2) (S(N2)n或者s2)p)的值，輸出較大的電容陣列所對(duì)應(yīng)的最高位開關(guān)的控制信號(hào)S(N2)由 "1"接至"0"，進(jìn)而再次比較電容陣列輸出的大小，產(chǎn)生第二位數(shù)字輸出BN2;"1"和"0"分 別代表相應(yīng)開關(guān)將其所對(duì)應(yīng)的電容連接至Vraf和Gnd;
[0030] (2)通過采用上極板采樣以及開關(guān)陣列邏輯時(shí)序初始化技術(shù)，在產(chǎn)生最高位和第 二位數(shù)字輸出的過程中不需要基準(zhǔn)提供能耗；在產(chǎn)生第三位數(shù)字輸出BN3時(shí)，若為上跳變， 電容陣列開關(guān)控制信號(hào)由"100……0"變?yōu)?11/21/2……1/2"，能耗為-CN2Vraf2/2 ;若為 下跳變，電容陣列開關(guān)控制信號(hào)由" 100……0"變?yōu)? 1/200……0"，能耗也為-CN2Vraf2/2 ; " 1/2 "代表相應(yīng)開關(guān)將其所對(duì)應(yīng)的電容連接至V。^，VM=Vraf/2。
[0031] 以上方法中：在產(chǎn)生前三位的數(shù)字輸出BNi_BN3之后，在后續(xù)的轉(zhuǎn)換過程中電容陣 列采取單調(diào)切換邏輯控制方式，每個(gè)時(shí)鐘周期內(nèi)僅有一個(gè)電容發(fā)生連接關(guān)系的變化。根據(jù) 第二位數(shù)字輸出BN2的不同，電容陣列的共模輸出電平的變化呈現(xiàn)兩種趨勢(shì)：
[0032] 1)若BN2輸出邏輯1，電容陣列需要發(fā)生上跳變以產(chǎn)生第三位輸出BN3，電容陣列 共模輸出電平在逐次逼近過程中逐漸逼近V"f/2 ;
[0033] 2)若BN2輸出邏輯0,電容陣列需要發(fā)生下跳變以產(chǎn)生第三位輸出BN3，電容陣列 共模輸出電平在逐次逼近過程中逐漸逼近V"f/4。
[0034] 下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明做進(jìn)一步詳細(xì)描述：
[0035] 實(shí)施例
[0036] 本實(shí)施例的逐次逼近ADC超低功耗電容陣列如圖2所示：包括兩組分別連接在比 較器的兩輸入端的（N-2)_bit二進(jìn)制電容陣列，每組（N-2)_bit二進(jìn)制電容陣列通過開關(guān) 陣列連接電壓基準(zhǔn)Vraf，V。^，Gnd;每組（N-2)-bit二進(jìn)制電容陣列由電容C。、Q、C2、…… CN2連接組成，其中N為自然數(shù)；第一組（N-2)-bit二進(jìn)制電容陣列的電容…… CN2的一端分別連接差分輸入信號(hào)V1P，各電容的另一端分別通過開關(guān)陣列中的開關(guān)連接至