混合型dac電容陣列結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種模擬集成電路中的數(shù)據(jù)轉(zhuǎn)換器領(lǐng)域，特別涉及一種能夠降低逐次 逼近型模數(shù)轉(zhuǎn)換器功耗的電容陣列結(jié)構(gòu)。
【背景技術(shù)】
[0002] 在模擬集成電路技術(shù)中，逐次逼近寄存器型（SAR)的模擬數(shù)字轉(zhuǎn)換器（ADC)是采 樣速率低于5Msps的中等至高分辨率應(yīng)用的常見結(jié)構(gòu)。SARADC的分辨率一般為8位至16 位，具有低功耗、小尺寸等特點。這些特點使SARADC獲得了很廣的應(yīng)用范圍，例如便攜式 電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)信號采集器等。
[0003] 逐次逼近型模數(shù)轉(zhuǎn)換器的DAC模塊是逐次逼近型模數(shù)轉(zhuǎn)換器的關(guān)鍵模塊，它產(chǎn)生 的參考電壓精確度直接影響著模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換精度。當(dāng)前有四種類別的DAC架構(gòu)被用 于逐次逼近型模數(shù)轉(zhuǎn)換器：電壓型、電流型、電流舵型與電荷重分配型。前三種類別的DAC 因為存在較大的靜態(tài)功耗，在低功耗逐次逼近型模數(shù)轉(zhuǎn)換器中應(yīng)用不多，而電荷重分配DAC 成為了低功耗逐次逼近型模數(shù)轉(zhuǎn)換器的主要選擇。電荷重分配型又有多種電容架構(gòu)，目前 運用最為廣泛的是二進(jìn)制權(quán)重陣列、帶衰減電容陣列和拆分電容陣列。如果將帶衰減電容 的思想拓展，每個單位電容之間都接入衰減電容，電容陣列即為C2C電容陣列。二進(jìn)制權(quán)重 陣列控制簡單且精度較高，但功耗過高因而不適用于低功耗設(shè)備。帶衰減電容陣列雖然功 耗低，但是精確度也低。拆分電容陣列本身精確度較高，而切換功耗也較低，但是單位電容 數(shù)量大，DAC開關(guān)控制也較為復(fù)雜，數(shù)字邏輯部分會消耗大量功耗，因而也不能滿足低功耗 設(shè)備的需求。

【發(fā)明內(nèi)容】

[0004] 有鑒于此，本發(fā)明的目的是提供一種混合型DAC電容陣列結(jié)構(gòu)，以解決現(xiàn)有傳統(tǒng) 二進(jìn)制權(quán)重陣列結(jié)構(gòu)（CBW)功耗較高、帶衰減電容陣列結(jié)構(gòu)（BWA)精度極低的問題，以滿足 高精度低功耗模擬電子設(shè)備的需要。
[0005] 本發(fā)明混合型DAC電容陣列結(jié)構(gòu)，包括n個C2C電容陣列單元、m個二進(jìn)制電容陣 列單元、以及一個冗余電容，n個C2C單元對應(yīng)從第0個到第n個比特，m個二進(jìn)制電容陣列 單元對應(yīng)第n+1個到第n+m個比特，其中m+n=總比特數(shù)；
[0006] n個C2C電容陣列單元中共有n個電容值為C的單位電容，n-1個電容值為2*C的 電容，每個電容值為C的單位電容的上極板為相應(yīng)比特所對應(yīng)的節(jié)點，n個C2C電容陣列單 元中共有n個節(jié)點，相鄰的兩個節(jié)點間用電容值為2*C的電容相連接；
[0007] m個二進(jìn)制電容陣列單元中共有m個電容值依次為24C，22*0" 2m*C的電容，且各 電容的上極板連在一起共有1個節(jié)點，該節(jié)點對應(yīng)第n+1到第n+m個比特；
[0008] n個C2C電容陣列單元中第1個比特對應(yīng)的節(jié)點與冗余電容相連接，為電容陣列結(jié) 構(gòu)的輸入端，第n個比特對應(yīng)的節(jié)點與第n+1個比特到第n+m個比特對應(yīng)的節(jié)點相連，為電 容陣列結(jié)構(gòu)的輸出端，每個節(jié)點下端的電容的下極板連接一個選擇接地或接電源的選擇開 關(guān)。
[0009] 本發(fā)明的有益效果：本發(fā)明混合型DAC電容陣列結(jié)構(gòu)，其將C2C電容陣列單元和二 進(jìn)制電容陣列單元相結(jié)合，從而兼有了二進(jìn)制權(quán)重電容陣列結(jié)構(gòu)（CBW)精度高、帶衰減電 容陣列結(jié)構(gòu)（BWA)功耗低的優(yōu)點，通過控制C2C電容陣列單元和二進(jìn)制電容陣列單元的組 成比例，能更好的滿足各種模擬電子設(shè)備對低功耗、高精度的需求。
【附圖說明】
[0010] 圖1為混合型DAC電容陣列結(jié)構(gòu)的電路原理圖。
[0011] 圖2為取7組C2C電容陣列單元和3組二進(jìn)制電容陣列單元用于單端SARADC中 的SARADC架構(gòu)圖。
[0012] 圖3為取7組C2C電容陣列單元和3組二進(jìn)制電容陣列單元用于雙端SARADC中 的SARADC架構(gòu)圖。
【具體實施方式】
[0013] 下面結(jié)合附圖和實施例對本發(fā)明作進(jìn)一步描述。
[0014] 實施例一，如圖1所示，本實施例混合型DAC電容陣列結(jié)構(gòu)：包括n個C2C電容陣 列單元、m個二進(jìn)制電容陣列單元、以及一個冗余電容，n個C2C單元對應(yīng)從第0個到第n個 比特，m個二進(jìn)制電容陣列單元對應(yīng)第n+1個到第n+m個比特，其中m+n=總比特數(shù)；
[0015] n個C2C電容陣列單元中共有n個電容值為C的單位電容，n-1個電容值為2*C的 電容，每個電容值為C的單位電容的上極板為相應(yīng)比特所對應(yīng)的節(jié)點，n個C2C電容陣列單 元中共有n個節(jié)點，相鄰的兩個節(jié)點間用電容值為2*C的電容相連接；
[0016] m個二進(jìn)制電容陣列單元中共有m個電容值依次為24C，22*0" 2m*C的電容，且各 電容的上極板連在一起共有1個節(jié)點，該節(jié)點對應(yīng)第n+1到第n+m個比特；
[0017] n個C2C電容陣列單元中第1個比特對應(yīng)的節(jié)點與冗余電容相連接，為電容陣列結(jié) 構(gòu)的輸入端，第n個比特對應(yīng)的節(jié)點與第n+1個比特到第n+m個比特對應(yīng)的節(jié)點相連，為電 容陣列結(jié)構(gòu)的輸出端，每個節(jié)點下端的電容的下極板連接一個選擇接地或接電源的選擇開 關(guān)。
[0018] 本實施例混合型DAC電容陣列結(jié)構(gòu)，其將C2C電容陣列單元和二進(jìn)制電容陣列單 元相結(jié)合，從而兼有了二進(jìn)制權(quán)重電容陣列結(jié)構(gòu)（CBW)精度高、帶衰減電容陣列結(jié)構(gòu)（BWA) 功耗低的優(yōu)點，能更好的滿足各種模擬電子設(shè)備對低功耗、高精度的需求。
[0019] 實施例二，如圖3所示，本實施例具有混合型DAC電容陣列結(jié)構(gòu)的雙端SARADC，包 括比較器和兩列混合型DAC電容陣列結(jié)構(gòu)，所述兩列混合型DAC電容陣列結(jié)構(gòu)的輸入端分 別與一個米樣保持模塊的差分輸出端相連接，兩列混合型DAC電容陣列結(jié)構(gòu)的輸出端分別 與比較器的正、負(fù)輸入端相連接。
[0020] 本實施例中，每列混合型DAC電容陣列結(jié)構(gòu)中C2C電容陣列單元為七組，二進(jìn)制電 容陣列單元為三組，當(dāng)然在不同實施例中，混合型DAC電容陣列結(jié)構(gòu)中C2C電容陣列單元和 二進(jìn)制電容陣列單元的數(shù)量還可根據(jù)需要調(diào)整，以便能更好的滿足各種模擬電子設(shè)備對低 功耗、高精度的需求。
[0021] 本實施例中，各列混合型DAC電容陣列結(jié)構(gòu)的最右端為冗余電容Cd，向右為7個 C2C電容陣列單元，再向右為3個二進(jìn)制電容陣列單元。
[0022] 該模數(shù)轉(zhuǎn)換器從采樣到產(chǎn)生MSB以及其余位數(shù)碼的過程為：
[0023] 復(fù)位DAC極板開關(guān)從左往右看，下極板分別連接到VKEF，VKEF，VKEF，VKEF，......GND。
[0024] 采樣閉合采樣開關(guān)，輸入信號對比較器輸入端進(jìn)行充電，充電完畢后斷開開關(guān)， 電壓為VIN。
[0025] MSB比較器進(jìn)行第一次比較，得到的比較結(jié)果即為模數(shù)轉(zhuǎn)換器輸出數(shù)字碼的最 高位（MSB)。
[0026] 切換根據(jù)比較結(jié)果切換電容陣列下極板電位，若比較結(jié)果為0,則將電容C9的下 極板切換至GND，C8下極板切換至VKEF。若比較結(jié)果為1，則將上一列電容的C8下極板切換 至VREF。
[0027] MSB-1比較器進(jìn)行第二次比較，得到的結(jié)果即為模數(shù)轉(zhuǎn)換器輸出數(shù)字碼的次高位 (MSB-1)〇
[0028] 切換若比較結(jié)果為0,則將上一列電容陣列的C8下極板切換至GND，并將C7切換 至VKEF。若比較結(jié)果為1，則將電容陣列的(：7下極板切換至VKEF。
[0029] MSB-2比較器進(jìn)行第三次比較得到模數(shù)轉(zhuǎn)換器的MSB-2位。重復(fù)以上操作直至10 位數(shù)字碼都比較完成。
[0030] 輸入信號vINP和vINN是以為共模信號的差分信號，它們各自的電壓范圍 為0~vKEF。差分輸入信號vIN=VINP-vINN，范圍為-vKEF~VKEF。因此該逐次逼近型模數(shù)轉(zhuǎn)換 器的21(1-1參考電位分別為（
【主權(quán)項】
1. 一種混合型DAC電容陣列結(jié)構(gòu)，其特征在于：包括n個C2C電容陣列單元、m個二進(jìn) 制電容陣列單元、以及一個冗余電容，n個C2C單元對應(yīng)從第O個到第n個比特，m個二進(jìn)制 電容陣列單元對應(yīng)第n+1個到第n+m個比特，其中m+n=總比特數(shù)； n個C2C電容陣列單元中共有n個電容值為C的單位電容，n-1個電容值為2*C的電 容，每個電容值為C的單位電容的上極板為相應(yīng)比特所對應(yīng)的節(jié)點，n個C2C電容陣列單元 中共有n個節(jié)點，相鄰的兩個節(jié)點間用電容值為2*C的電容相連接； m個二進(jìn)制電容陣列單元中共有m個電容值依次為24C，22*C- 2m*C的電容，且各電容 的上極板連在一起共有1個節(jié)點，該節(jié)點對應(yīng)第n+1到第n+m個比特； n個C2C電容陣列單元中第1個比特對應(yīng)的節(jié)點與冗余電容相連接，為電容陣列結(jié)構(gòu)的 輸入端，第n個比特對應(yīng)的節(jié)點與第n+1個比特到第n+m個比特對應(yīng)的節(jié)點相連，為電容陣 列結(jié)構(gòu)的輸出端，每個節(jié)點下端的電容的下極板連接一個選擇接地或接電源的選擇開關(guān)。
【專利摘要】本發(fā)明公開了一種混合型DAC電容陣列結(jié)構(gòu)，包括n個C2C電容陣列單元、m個二進(jìn)制電容陣列單元、一個冗余電容，n個C2C電容陣列單元中第1個比特對應(yīng)的節(jié)點與冗余電容相連接，為電容陣列結(jié)構(gòu)的輸入端，第n個比特對應(yīng)的節(jié)點與第n+1個比特到第n+m個比特對應(yīng)的節(jié)點相連，為電容陣列結(jié)構(gòu)的輸出端，每個節(jié)點下端的電容的下極板連接一個選擇開關(guān)。本發(fā)明將C2C電容陣列單元和二進(jìn)制電容陣列單元相結(jié)合，從而兼有了二進(jìn)制權(quán)重電容陣列結(jié)構(gòu)精度高、帶衰減電容陣列結(jié)構(gòu)功耗低的優(yōu)點，通過控制C2C電容陣列單元和二進(jìn)制電容陣列單元的組成比例，能更好的滿足各種模擬電子設(shè)備對低功耗、高精度的需求。
【IPC分類】H03M1-38
【公開號】CN104734718
【申請?zhí)枴緾N201510055601
【發(fā)明人】楊雁, 伏進(jìn), 王國興, 李龍, 吳高林, 王謙, 孟曉旭, 籍勇亮, 李勇, 耿文良, 彭華東, 徐巍, 李永福
【申請人】國網(wǎng)重慶市電力公司電力科學(xué)研究院, 國家電網(wǎng)公司, 上海交通大學(xué)
【公開日】2015年6月24日
【申請日】2015年2月3日