專利名稱：中點拉升的單一傳輸接收匯流排架構(gòu)的制作方法
技術領域：
本實用新型涉及一種匯流排技術，特別是一種中點拉升的單一傳輸接收匯流排架構(gòu)，能夠提高傳輸信號的速率限制以及簡化電路布局上所遭遇到的困難。


圖1表示習知常見的單一傳輸接收架構(gòu)的Open Scheme匯流排示意圖。這種匯流排是使用于IC與IC之間的信號傳輸與接收，例如圖中IC 12與IC 14之間是直接以傳輸線10連接(其中IC 12和IC 14均可以做為信號的傳輸端和接收端)，因此在印刷電路板(printed circuit board，PCB)上布局拉線非常容易。在此匯流排架構(gòu)中，輸出阻抗必須匹配于傳輸端的特性阻抗Z0，由于接收端的反射系數(shù)為1，所以反射波會等于入射波。因此，在接收端上便可以得到相當好的數(shù)字波形。
圖2表示圖1中Open Scheme匯流排上傳輸端、接收端和中點10a上電壓的波形圖。在圖2中，波形15表示在傳輸端上的電壓波形，波形17表示在接收端上的電壓波形，波形19表示在中點10a上的電壓波形。如圖所示，其中波形15(即傳輸端上的電壓波形)上呈現(xiàn)以兩倍飛行時間(flight time)才能達到穩(wěn)態(tài)，而波形17(即接收端上的電壓波形)則是相當好的信號波形。
習知Open Scheme匯流排架構(gòu)由于相當簡單，因此其最大優(yōu)點便是容易布局。然而在實際應用上，此種匯流排則具有以下的缺點第一、要在接收端上接收到較好波形，其先決條件是傳輸端的輸出阻抗必須匹配于傳輸線10的特性阻抗Z0。然而，輸出阻抗實際上會受到操作條件和制造過程的影響。因此，在設計上，勢必要在輸出電路上增加補償電路，借以對于來自PVT(制程、電壓、溫度)的偏移，進行輸出阻抗的補償。第二、由圖2可知，傳輸端上的電壓必須經(jīng)過兩倍的飛行時間，才能夠達到穩(wěn)態(tài)。換言之，此兩倍飛行時間就會是此種匯流排資料傳輸速率的極限。如果資料傳輸速率超過此一極限，則會使得電路中的電源(power)和地線(ground)不穩(wěn)定，并且匯流排的雜訊以及各資料傳輸線間資料傳輸時間的不對稱性(skew)會更加嚴重。
接著，針對GTL匯流排進行說明。圖3則表示習知多點傳輸接收的GTL匯流排示意圖，其中電壓VTT為1.2V；如果將電壓VTT改為1.5V時，就是應用于Intel P6 CPU與晶片組(chipset)之間的GTL+匯流排。此匯流排可以應用于多點傳輸接收的架構(gòu)上，如圖所示，傳輸線20之中點拉出到不同的IC 22a、22b、…、22c的輸出入端上，而傳輸線20的兩端則分別連接一個拉升(Pull-up)電阻RT，此拉升電阻RT的電阻值等于傳輸線20的特性阻抗Z0。因此，無論是哪一個IC做為傳輸端，在匯流排的兩端上因為反射數(shù)皆為零，所以都不會有反射波，而匯流排上任何一點的波形都是一樣，只有電壓波形到達時間的差異而已。事實上，此匯流排除了可以做為多點傳輸接收的應用外，也可以使用于單一接收點的傳輸上。圖4表示習知單一傳輸接收的GTL匯流排示意圖。在圖4中，傳輸線30、30a、30b具有相同的特性阻抗Z0，在傳輸線30和30a之間則連接IC 32的輸出入電路，在傳輸線30和30b之間則連接IC 34的輸出入電路。與圖3相同的是，傳輸線30、30a、30b的兩端上具有終端電阻RT，其電阻值與特性阻抗Z0相同。
圖5表示圖4的GTL匯流排中，在傳輸端、接收端和中點33上的電壓波形圖。在圖5中，波形35表示在傳輸端上的電壓波形，波形37表示在接收端上的電壓波形，波形39表示在中點33上的電壓波形。由圖5可知，在接收端上也可以得到相當好的波形，而傳輸端電壓到達穩(wěn)態(tài)的時間亦與傳輸線長度無關，因此理論上資料傳輸速率可以無限提升。
然而，GTL匯流排仍有其缺點。首先，其匯流排架構(gòu)上需要在尾端增加終端電阻以便維持較佳的電氣特性。圖6表示圖4的GTL匯流排架構(gòu)在印刷電路板上布局方式的示意圖。如圖6所示，在IC 32、34的輸出入端上，必須往后拉出另一條傳輸線30a、30b，再連接上終端電阻RT。如果此一封裝IC目前的出線已經(jīng)相當密集時，要將匯流排上每一條線都必須往后拉一條線到對應的終端電阻上，相當于在IC上扯出兩倍的引線，此舉顯然會大幅增加布局和拉線上的困難度。
要解決上述引線過度密集的缺點，也可以將終端電阻制作于IC的內(nèi)部，借以減少IC周圍的出線數(shù)量。圖7表示將終端電阻置于IC內(nèi)部時的GTL匯流排架構(gòu)的示意圖。如圖所示，在傳輸線30的兩端連接著IC 32、34，其中IC 32為一出線密集的IC。因此，為了要減少IC 32周圍所需要的引線數(shù)量，便將終端電阻RT設置于IC 32內(nèi)部。亦即，終端電阻RT的一端通過內(nèi)部導線(bonding wire)30a連接到IC 32的輸出入端。而另一端則耦接到IC 32的外部電源VTT。由于不需要往后拉線來連接終端電阻，因此IC 32的出線數(shù)量并不會增加。
不過，將終端電阻制作在IC內(nèi)部固然可以解決拉線的問題，但是由于IC內(nèi)部電源以及外部電源之間存在著導線的電感效應(例如圖7中所示的雜散電感36)，所以當資料在傳輸接收時，就會引起瞬間L*dI/dT的雜訊，其中L表示離散電感36的電感值，dI表示在時間dT流過終端電阻RT的電流變化值。由于dI與終端電阻RT的電阻值呈反比，所以終端電阻RT的電阻值愈小時，雜訊就會愈大。而此一雜訊源則會造成資料傳輸線間資料傳輸?shù)牟粚ΨQ(skew)更加嚴重，資料線上的雜訊亦會造成資料傳輸?shù)腻e誤。
綜合以上所述，習知技術中利用反射系數(shù)為1的匯流排(例如OpenScheme匯流排)具有容易布局的優(yōu)點，但是由于傳輸端上電壓需要經(jīng)過兩次飛行時間才會到達穩(wěn)態(tài)，所以資料傳輸速率會因此受限。而在GTL匯流排中是利用終端電阻，使得匯流排的資料傳輸速率在理論上可以無限的提升，但是由于終端電阻必須從IC接腳上拉線，所以會有布局困難的缺點。雖然將終端電阻設置于IC內(nèi)部可以解決此一間題，但是卻會產(chǎn)生增加雜訊的間題。
根據(jù)上述的目的，本實用新型提出一種中點拉升的單一傳輸接收匯流排架構(gòu)，用以在第一電路和第二電路之間傳送資料。第一電路和第二電路上分別具有第一輸出入端和第二輸出入端。此中點拉升的單一傳輸接收匯流排架構(gòu)中包括至少一條傳輸線，用來連接第一電路的第一輸出入端和第二電路的第二輸出入端之間，用以傳送資料。在傳輸線上的一中間點上，則連接一中間電阻，其另一端則耦接于電壓源。此一中間點可以是傳輸線在第一電路和第二電路間的中點，而其中間電阻的電阻值則可以等于傳輸線的特性阻抗。另外，在第一電路之中尚包含一第一拉升電阻，其一端耦接于第一輸出入端，另一端則耦接電壓源。同樣地，在第二電路之中尚包含一第二拉升電阻，其一端耦接于第二輸出入端，另一端則耦接電壓源。上述拉升電阻的電阻值高于傳輸線的特性阻抗，例如在特性阻抗的兩倍至三倍之間，用以降低上升緣的回振。另外，在拉升電阻和其對應的輸出入端間亦可以設置一開關元件，用以選擇性地導通拉升電阻的電流路徑。由于中間電阻的布局位置在傳輸線的中點，因此更容易配置位置，不會增加出線密集的IC所需要的拉線數(shù)量；另外，資料傳輸速率也不會受到傳輸端電壓穩(wěn)態(tài)所需要的兩倍飛行時間所限，達到本實用新型的目的。
另外，本實用新型亦提供一種印刷電路板，在印刷電路板上設置一第一集成電路，具有至少一第一輸出入端以及耦接于第一輸出入端和一外部電壓源的第一拉升電阻；一第二集成電路，具有至少一第二輸出入端以及耦接于第二輸出入端和外部電壓源的第二拉升電阻；至少一傳輸線，用以連接第一集成電路的第一輸出入端和第二集成電路的第二輸出入端之間，其中第一拉升電阻和第二拉升電阻的電阻值高于傳輸線的特性阻抗；以及一中間電阻，其一端耦接傳輸線在第一集成電路和第二集成電路間的中間點，其另一端耦接外部電壓源。
本實用新型另外提供一種集成電路，其包括一內(nèi)部電路；一輸出入電路，耦接于內(nèi)部電路和一輸出入端之間，用以傳輸資料，并且通過輸出入端與一外部傳輸線連接；以及一拉升電阻，耦接于上述輸出入端，其電阻值高于外部傳輸線的特性阻抗，例如是特性阻抗的兩倍至三倍之間。另外，在拉升電阻和其輸出入端間亦可以設置一開關元件，用以選擇性地導通拉升電阻的電流路徑。借此，此集成電路可以應用于本實用新型所揭露的中點拉升的單一傳輸接收匯流排架構(gòu)。
圖號說明10、20、30、30a、30b、40 傳輸線；12、14、22a-22c、32、34、50、60 集成電路(IC)；RT、RT1、RT2、RT3電阻；55、65 開關裝置；51、61 內(nèi)部電路；53、63 輸出入電路；57、67 比較器；58、59、68、69 晶體管；50a、60a輸出入接腳；100 印刷電路板。
圖8表示本實用新型實施例中中點拉升的單一傳輸接收匯流排架構(gòu)的示意圖。在圖8中，符號100表示一印刷電路板，符號50和60則分別表示不同的IC。如圖所示，IC 50和IC 60設置于印刷電路板100上，必須說明的是，一般印刷電路板可以包含許多IC和元件，在本實施例中為方便說明，僅例示與本實用新型中點拉升的單一傳輸接收匯流排架構(gòu)有關的部分。IC 50和IC 60之間則通過一匯流排連接，在圖8中，IC 50的輸出入接腳50a和IC 60的輸出入接腳60a之間的傳輸線40即為此匯流排中的一信號線，而匯流排的其他信號線可以采用與其相同的架構(gòu)，也可以采用其他適當?shù)募軜?gòu)。
另外，IC 50主要由內(nèi)部電路51和輸出入電路53所構(gòu)成，其中內(nèi)部電路51耦接于輸出入電路53，而輸出入電路53中更包括由比較器57所構(gòu)成的接收部分和由晶體管58、59所構(gòu)成的輸出級，并且耦接于輸出入接腳50a。同樣地，IC 60主要由內(nèi)部電路61和輸出入電路63所構(gòu)成，其中內(nèi)部電路61耦接于輸出入電路63，而輸出入電路63中更包括由比較器67所構(gòu)成的接收部分和由晶體管68、69所構(gòu)成的輸出級，并且耦接于輸出入接腳60a。當IC 50做為傳輸端并且IC 60做為接收端時，IC 50的內(nèi)部電路51根據(jù)既定功能產(chǎn)生需要傳送的邏輯信號，送至輸出入電路53的輸出級(亦即晶體管58、59)，再通過輸出入接腳50a送到傳輸線40上，此時不處理比較器57的輸出；傳輸線40上所傳來的邏輯信號則通過輸出入接腳60a送到輸出入電路63的比較器67，再傳送到IC 60的內(nèi)部電路61，此時晶體管68、69呈關閉(Off)狀態(tài)。當傳輸方向相反時，亦采用相同的方式。
本實施例中匯流排傳輸線架構(gòu)中，主要包括兩個部分。第一部分是在傳輸線40之中點40a設置一中間電阻RT1，其另一端連接電壓源VTT。在本實施例中，中間電阻RT1的電阻較佳地為傳輸線40的特性阻抗Z0。第二部分是在IC 50和IC 60的內(nèi)部設置拉升上升電壓用的拉升電阻RT2和RT3，如圖所示，拉升電阻RT2設置于輸出入接腳50a和電壓源VTT之間，拉升電阻RT3則設置于輸出入接腳60a和電壓源VTT之間，另外，拉升電阻RT2和RT3的電阻值必須要大于傳輸線40的特性阻抗Z0，借以降低雜訊量，在本實施例中，拉升電阻RT2和RT3的電阻值較佳地介于2Z0-3Z0。
IC 50、60內(nèi)部的拉升電阻RT2、RT3的作用主要是適用于傳送端。舉例來說，當IC 50做為傳輸端時，內(nèi)部電路51會送出信號控制輸出入電路53中的晶體管58、59。在輸出低電壓準位(LOW)時，導通晶體管58來輸出所需要的邏輯信號；在輸出高電壓準位(HIGH)時，則是導通晶體管59來輸出所需要的邏輯信號。但是由于在本實施例中會有信號上升緣回振(rising-edge ringback)的現(xiàn)象，所以在接收端的IC 60中所設置的拉升電阻RT3，便可以用來降低上升緣的回振現(xiàn)象。另外，由于拉升電阻RT2、RT3的作用是針對邏輯信號上升緣回振，因此可以選擇性地開啟或關閉此路徑。如圖8所示，在拉升電阻RT2和輸出入接腳50a之間設置開關元件55，在拉升電阻RT3和輸出入接腳60a之間設置開關元件65，分別通過控制信號C1、C2加以控制，借以選擇性地開啟或關閉此路徑。
圖9表示在圖8中傳輸端、接收端和傳輸線中點上的電壓的波形圖。在圖9中，波形70表示在傳輸端上的電壓波形，波形72表示在接收端上的電壓波形，波形74表示在中點40a上的電壓波形。如圖所示，在接收端上所接收到電壓波形72相當良好，而接收端上的波形70雖然在一個飛行時間的后尚未到達穩(wěn)態(tài)，但是已經(jīng)非常接近穩(wěn)態(tài)電壓(1.5V)。換言之，本實施例的資料傳輸速率不會如習知技術般受限于兩倍飛行時間，達到本實用新型的目的。
另外，本實施例雖然會在IC內(nèi)部設置拉升電阻RT2、RT3以便降低上升緣的回振，因此，同樣會在資料傳輸時產(chǎn)生瞬間雜訊L*dI/dT，但是由于其電阻值大約是傳輸線40的特性阻抗Z0的二至三倍，所以造成的雜訊會遠小于習知技術中內(nèi)建終端電阻情況的雜訊，而可以達到本實用新型的另一目的。
由以上的描述，熟知此項技藝的人士當可了解到，中間電阻RT1的值不限定于Z0；但當RT1改變時，RT2及RT3應相應地改變，以獲得較佳的電路特性。在實施例的中點拉升的單一傳輸接收匯流排架構(gòu)中，本實用新型揭示將一拉升電阻(其電阻值較佳為Z0)設置于傳輸線40之中點。此一配置方式的最大優(yōu)點在于布局容易。亦即，拉升電阻可以設置于遠離IC的出線位置上，非常適合于目前大量使用出線密集IC的應用環(huán)境中。
本實用新型雖以一較佳實施例揭露如上，然其并非用以限定本實用新型，任何熟習此項技藝者，在不脫離本實用新型的精神和范圍內(nèi)，當可做些許的更動與潤飾，因此本實用新型的保護范圍當視權利要求范圍所界定為準。
權利要求1.一種中點拉升的單一傳輸接收匯流排架構(gòu)，其特征是其連接于第一電路和第二電路之間以傳送資料，其中上述第一電路具有第一輸出入端并且上述第二電路具有第二輸出入端，其包括一傳輸線，連接于上述第一電路的第一輸出入端和上述第二電路的第二輸出入端之間；一中間電阻，其一端耦接上述傳輸線在上述第一電路和上述第二電路的一中間點，其另一端耦接一電壓源；一第一拉升電阻，置于上述第一電路之中，其一端耦接上述第一電路的第一輸出入端，其另一端耦接上述電壓源，上述第一拉升電阻的電阻值高于上述傳輸線的特性阻抗；以及一第二拉升電阻，置于上述第二電路之中，其一端耦接上述第二電路的第二輸出入端，其另一端耦接上述電壓源，上述第二拉升電阻的電阻值高于上述傳輸線的特性阻抗。
2.如權利要求1所述的中點拉升的單一傳輸接收匯流排架構(gòu)，其特征是其中上述中間電阻的電阻值等于上述傳輸線的特性阻抗。
3.如權利要求1或2所述的中點拉升的單一傳輸接收匯流排架構(gòu)，其特征是其中上述中間點實質(zhì)地為上述傳輸線在上述第一電路和上述第二電路之間的中點。
4.如權利要求1或2所述的中點拉升的單一傳輸接收匯流排架構(gòu)，其特征是其中當上述傳輸線的特性阻抗為Z0時，上述第一拉升電阻的電阻值介于2Z0至3Z0之間。
5.如權利要求1或2所述的中點拉升的單一傳輸接收匯流排架構(gòu)，其特征是其中當上述傳輸線的特性阻抗為Z0時，上述第二拉升電阻的電阻值介于2Z0至3Z0之間。
6.如權利要求1或2所述的中點拉升的單一傳輸接收匯流排架構(gòu)，其特征是其中尚包括一開關元件，置于上述第一拉升電阻和上述第一電路的第一輸出入端之間。
7.如權利要求1或2所述的中點拉升的單一傳輸接收匯流排架構(gòu)，其特征是其中尚包括一開關元件，置于上述第二拉升電阻和上述第二電路的第二輸出入端之間。
8.一種印刷電路板，其特征是包括一第一集成電路，設置于上述印刷電路板上，具有至少一第一輸出入端以及耦接于上述第一輸出入端和一外部電壓源的一第一拉升電阻；一第二集成電路，設置于上述印刷電路板上，具有至少一第二輸出入端以及耦接于上述第二輸出入端和上述外部電壓源的一第二拉升電阻；至少一傳輸線，設置于上述印刷電路板上，用以連接上述第一集成電路的第一輸出入端和上述第二集成電路的第二輸出入端之間，其中上述第一拉升電阻和上述第二拉升電阻的電阻值高于上述傳輸線的特性阻抗；以及一中間電阻，設置于上述印刷電路板上，其一端耦接上述傳輸線在上述第一集成電路和上述第二集成電路間的一中間點，其另一端耦接上述外部電壓源。
9.如權利要求8所述的印刷電路板，其特征是其中上述中間電阻的電阻值等于上述傳輸線的特性阻抗。
10.如權利要求8或9所述的印刷電路板，其特征是其中尚包括一開關元件，置于上述第一拉升電阻和上述第一集成電路的第一輸出入端之間。
11.如權利要求8或9所述的印刷電路板，其特征是其中尚包括一開關元件，置于上述第二拉升電阻和上述第二電路的第二輸出入端之間。
12.一種集成電路，其特征是包括一內(nèi)部電路；一用以傳輸資料的輸出入電路，耦接于上述內(nèi)部電路和一輸出入端之間，并且通過上述輸出入端與一外部傳輸線連接；以及一拉升電阻，耦接于上述輸出入端，其電阻值高于上述外部傳輸線的特性阻抗。
13.如權利要求12所述的集成電路，其特征是其中尚包括一開關元件，置于上述拉升電阻和上述輸出入端之間。
專利摘要一種中點拉升的單一傳輸接收匯流排架構(gòu),用以在集成電路(Integrated Circuit,IC)之間傳送資料;此中點拉升的單一傳輸接收匯流排架構(gòu)中包括至少一條傳輸線,用來連接IC的輸出入接腳,借以傳送資料;在傳輸線上的一中間點上,則連接一中間電阻,電阻值等于傳輸線的特性阻抗;另外,在IC內(nèi)部尚包含拉升電阻,其一端耦接于第一輸出入端,另一端則耦接電壓源,其電阻值則高于傳輸線的特性阻抗,例如在特性阻抗的兩倍至三倍之間,用以降低上升緣的回振。
文檔編號H05K1/02GK2513319SQ0126098
公開日2002年9月25日 申請日期2001年9月27日 優(yōu)先權日2001年9月27日
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