專利名稱：半導(dǎo)體器件及信號處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體器件和運算器件、使用該半導(dǎo)體器件的信號轉(zhuǎn)換及信號處理系統(tǒng)，更確切地說是涉及到能夠執(zhí)行并行算術(shù)運算的半導(dǎo)體器件及能夠執(zhí)行例如相關(guān)算術(shù)運算、轉(zhuǎn)換信號的A/D(模擬—數(shù)字)或D/A(數(shù)字—模擬)信號轉(zhuǎn)換器以及采用這種半導(dǎo)體器件的信號處理系統(tǒng)。
在執(zhí)行并行算術(shù)運算處理的常規(guī)半導(dǎo)體器件中，由于電路尺寸隨待要進行并行算術(shù)運算的信號數(shù)目的增加而增大，故制造成本增加而成品率降低。由于例如布線的延遲量的增加或由于隨電路尺寸增加而使算術(shù)運算的時間增加，故運算速度下降且消耗的功率顯著增加。
例如，在

圖1所示的固體攝象器件的情況下，讀出單元60(其中攝象元件41二維排列用作面?zhèn)鞲衅?的時間序列模擬信號輸出由A/D轉(zhuǎn)換器40轉(zhuǎn)換成數(shù)字信號并暫時儲存在幀存儲器39中。這些信號由算術(shù)運算電路38進行處理，而處理過的信號從算術(shù)運算輸出電路50輸出。更具體地說，借助于在不同時刻得到的數(shù)據(jù)之間執(zhí)行相關(guān)算術(shù)運算，可輸出目標(biāo)之類的移動量(ΔX、ΔY)。
然而，為了執(zhí)行動態(tài)圖象的實時處理，在算術(shù)運算處理中的處理步驟數(shù)目很大，而且，為了獲得高真實性的圖象，電路尺寸不斷增大，致使處理速度很低。例如，已要求有一種能夠以實用的速度處理作為動態(tài)圖象擴展/壓縮方法而提出的MPEG2方法的設(shè)備。作為上述并行算術(shù)運算處理的問題，提出了運算速度下降的問題和隨電路尺寸的增加而使耗散功率增加的問題。還提出了隨電路尺寸增加而使制造成本增加而成品率下降的問題。
而且，可作算術(shù)運算處理電路的多數(shù)邏輯電路在NikkeiElectronics的“用CMOS實現(xiàn)的經(jīng)濟的多數(shù)邏輯IC”，1973，11，5，pp.132-144，公開為一種數(shù)字信號處理方法。此參考文獻(xiàn)描述了一種基于CMOS技術(shù)的電路。在此種情況下，由于基于CMOS技術(shù)的元件數(shù)目的增加以及算術(shù)運算處理中步驟數(shù)目的增加，也相同地提出了線路尺寸增大、耗散功率提高和運行速度下降的問題。
考慮到上述各問題而提出了本發(fā)明。本發(fā)明的目的是提供一種能夠減小電路尺寸、提高運算速度并節(jié)省耗散功率的半導(dǎo)體器件。
本發(fā)明的另一個目的是提供一種具有小的芯片尺寸和低成本并能改善成品率的半導(dǎo)體器件。
本發(fā)明的又一目的是提供一種半導(dǎo)體器件，它包含多個輸入端、多個電容器(各電容器的一個端經(jīng)由開關(guān)電連接于相應(yīng)的輸入端)、以及一個共接于電容器其余端的讀出放大器，且其中讀出放大器的輸出連接于至少一個輸入端。
圖1方框圖解釋了固態(tài)攝象器件的構(gòu)造；圖2、6和8等效電路解釋了根據(jù)本發(fā)明的半導(dǎo)體器件的例子；圖3A和3B等效電路分別解釋了可用于本發(fā)明的鎖存電路的例子；圖4A-4E和圖7A-7H是運算時間圖，解釋了本發(fā)明的運算時間的例子；圖5等效電路圖解釋了根據(jù)本發(fā)明的運算器件的例子；圖9方框圖解釋了采用本發(fā)明的整個半導(dǎo)體器件的構(gòu)造；圖10A解釋了采用本發(fā)明的半導(dǎo)體器件的信號處理系統(tǒng)；圖10B等效電路解釋了象素部分的構(gòu)造；以及圖10C是用來解釋算術(shù)運算內(nèi)容的說明圖。
采用含有多個輸入端、多個電容器(各電容器的一個端經(jīng)由開關(guān)電連接于相應(yīng)的輸入端)和一個共接于各電容器另一端的讀出放大器且其中輸出放大器的輸出連接于至少一個輸入端的半導(dǎo)體器件，可解決上述諸問題。采用這種安排，可獲得諸如小的電路尺寸、高的運算速度和低的耗散功率之類的效果。
在本發(fā)明中，讀出放大器的輸出可經(jīng)由鎖存裝置連接到至少一個多重輸入端。
在本發(fā)明中，可安排如上所述的多個半導(dǎo)體器件，且多個半導(dǎo)體器件中第一個半導(dǎo)體器件的輸出或半導(dǎo)體器件的輸出的反相輸出可輸入到第二個半導(dǎo)體器件。
在本發(fā)明中，當(dāng)對應(yīng)于輸入端的最小一個電容器用C代表時，共接電容器的電容總值最好準(zhǔn)確地或大致地成為最小電容器C的奇數(shù)倍。
本發(fā)明可用于能執(zhí)行相關(guān)算術(shù)運算的運算器件。
本發(fā)明可用于A/D轉(zhuǎn)換器之類的信號轉(zhuǎn)換器，這種轉(zhuǎn)換器包含本發(fā)明的半導(dǎo)體器件，它由半導(dǎo)體器件接收模擬信號并輸出對應(yīng)于模擬信號數(shù)字信號，也可用于D/A轉(zhuǎn)換器，它包含本發(fā)明的半導(dǎo)體器件，由半導(dǎo)體器件接收數(shù)字信號并輸出對應(yīng)于數(shù)字信號的模擬信號。
本發(fā)明還可用于至少包含一個運算器件和一個信號轉(zhuǎn)換器的信號處理系統(tǒng)。此信號處理系統(tǒng)可包括一個用來輸入圖象信號的圖象輸入器件或一個用來儲存信息的儲存器件。
以下參照所需的附圖來詳細(xì)描述本發(fā)明的最佳實施例?！驳谝粚嵤├硤D2等效電路解釋了本發(fā)明半導(dǎo)體器件的第一實施例。參照圖2，半導(dǎo)體器件包括一個復(fù)位開關(guān)1、電容器2、信號傳送開關(guān)3、讀出放大器5、讀出放大器5中的反相器6、讀出放大器5中的第二反相器4、用來使反相器6的輸入端復(fù)位的第二復(fù)位開關(guān)7、復(fù)位電源8、第二復(fù)位電源10、輸出端11、以及連接于電容器2的共接端的寄生電容9。但本發(fā)明不局限于這種寄生電容9。各輸入端的第二復(fù)位開關(guān)401在響應(yīng)復(fù)位脈沖RES的同時動作。此器件還包括鎖存電路12。讀出放大器5的輸出經(jīng)由選擇開關(guān)13A連接于一個輸入端。雖然未示出，但傳送脈沖T和復(fù)位脈沖RES分別被輸入到信號傳送開關(guān)3和第二傳送開關(guān)401。亦即，圖2只示出最上列接收這些脈沖，但這些脈沖同樣也被輸入到其它各列。
圖3A和3B等效電路解釋了鎖存電路12的最佳例子。參照圖3A，鎖存電路包括傳送開關(guān)201A和201B以及反相器202A和202B。當(dāng)傳送開關(guān)201A被信號pH啟動時，信號DATA被傳送到反相器202A的輸入端。當(dāng)傳送開關(guān)201A被信號pH禁止時，開關(guān)201B同時被啟動并一直鎖存信號DATA直到傳送開關(guān)201A下一次被啟動為止。從反相器202B得到未經(jīng)反相的輸出，而經(jīng)反相的輸出從反相器202A得到。
圖3B示出了另一例鎖存電路12。參照圖3B，鎖存電路包含PMOS晶體管203和NMOS晶體管204。此電路中，如圖3A所示，信號DATA隨信號pH而被傳送，且其值被鎖存，直至信號pH的下一個使用時刻。在圖3A和3B所示二種電路中，二進制信號都用反相器來鎖存。但本發(fā)明不限于這種情況。例如，借助于將抽樣保持電路加到放大器電路輸入端的方法，本發(fā)明也可用于鎖存模擬信號的電路。
圖4A-4E是時間圖，示出了本實施例的運算時間。以下參照圖4A-4E來描述本實施例的運算。輸入信號由各個鎖存電路12鎖存。此時，開關(guān)13B被脈沖SET啟動，而信號從外部被輸入到圖2中最下部的輸入端。然后各電容器2的一個端被響應(yīng)復(fù)位脈沖RES的輸入信號的反相信號所復(fù)位。復(fù)位電壓不局限于此，也可使用另一電壓。作為變通，可采用多個電壓。在大體相同的時刻，讀出放大器5中的反相器6的輸入端借助于啟動復(fù)位開關(guān)7而被復(fù)位。此時，復(fù)位電壓選成接近由反相器6的輸出被反相時的邏輯翻轉(zhuǎn)電壓。當(dāng)復(fù)位脈沖RES被關(guān)斷時，各電容器2的二端保持在相應(yīng)的復(fù)位電位。
當(dāng)各傳送開關(guān)3被傳送脈沖T啟動時，信號從鎖存電路12傳送到電容器2的一個端，且電容器一端的電位從復(fù)位電壓(例如5V-VX)變?yōu)閂X。例如，令C表示電容器2的電容量，C0表示寄生電容量。當(dāng)N個電容器2彼此并聯(lián)時，對于電容部分的單一輸入，電容器2共接端處的電位從反相器6的復(fù)位電位的改變量為|C×(2.5-VX)/(NC＋C0)|(1)當(dāng)反相器6的輸入端電壓從接近于邏輯翻轉(zhuǎn)電壓改變時，反相器6的輸出端電壓因而反相。當(dāng)信號被輸入到N個輸入端時，N個電容部分輸出的和被輸入到反相器6的輸入端。設(shè)N個輸入的和為正值，反相器6的輸入端就移向高于邏輯翻轉(zhuǎn)電壓的電位，且高電平信號被輸出到讀出放大器5的輸出端11。另一方面，若和為負(fù)值，反相器6的輸入端就移向低于邏輯翻轉(zhuǎn)電壓的電位，且低電平信號被輸出。
此實施例中，各輸入信號根據(jù)待要執(zhí)行的處理在輸入信號幅度和接收此信號的電容器2的電容量的基礎(chǔ)上進行權(quán)重，且這些信號在讀出放大器5中被同時執(zhí)行并行算術(shù)運算。然后，當(dāng)選擇開關(guān)13A被脈沖SET啟動時，前面的算術(shù)運算結(jié)果就作為一個輸入信號而被輸入到最下部的輸入端。接著，當(dāng)各算術(shù)運算相似地執(zhí)行時，根據(jù)本發(fā)明的一個單一的并行算術(shù)運算電路塊就可實現(xiàn)復(fù)雜的算術(shù)運算，因而，比之常規(guī)的并行算術(shù)運算電路，可大大減小電路尺寸和提高制造成品率。不用說，電路尺寸減小了，耗散功率也可節(jié)省。而且，在本實施例中，輸出被直接連接到其本身的輸入。但本發(fā)明不局限于此。例如，信號可被反相，外加放大，或經(jīng)由電路塊(稍后描述)連接以構(gòu)成所需的算術(shù)運算邏輯?！驳诙嵤├硤D5電路圖解釋了本發(fā)明用于校正運算電路的實施例。參照圖5，此電路包括一個并行算術(shù)運算電路塊401、比較器402和鎖存電路12。圖6是并行算術(shù)運算電路塊401的電路圖。參照圖6，此塊包括第一、第二和第三權(quán)重輸入端501、502和503。這些端連接于具有電容值約一倍、二倍和三倍于連接在其它端路的電容器2的電容量的電容器。圖7A-7H是本實施例的運算時間圖。并行算術(shù)運算電路塊401響應(yīng)脈沖RES2和T2而運行，而鎖存電路12響應(yīng)脈沖PH而運行。
以下參照圖6來描述基本運算。如在第一實施例中那樣，輸入信號被各鎖存電路12A鎖存。此時，響應(yīng)于脈沖SET，權(quán)重輸入端501和502被加以對應(yīng)于低電平的0V電壓，而權(quán)重輸入端503被加以對應(yīng)于高電平的5V電壓。然后，各電容器2二端的電壓響應(yīng)于復(fù)位脈沖RES被復(fù)位到相應(yīng)的復(fù)位電壓。當(dāng)各傳送開關(guān)3被傳送脈沖T啟動時，信號被傳送到相應(yīng)電容器2的一端，且電容器2一端處的電位改變?yōu)榈碗娖交蚋唠娖健８麟娙萜?共接端由電容部分的相應(yīng)輸入改變。當(dāng)反相器6的輸入端電壓邏輯翻轉(zhuǎn)電壓改變時，反相器6的輸出端電壓就被反相。當(dāng)信號被輸入到N個輸入端時，N個電容部分輸出的和被輸入到反相器6的輸入端。
雖然未曾示出，但在圖6中，傳送脈沖T和復(fù)位脈沖RES也被輸入到了所有各列傳送開關(guān)3和第二傳送開關(guān)401。
在本實施例中，由于具有相反極性的信號被加到具有三倍電容值的權(quán)重輸入端503，以及具有一倍和二倍電容值的權(quán)重輸入端501和502，在電容器2共接端處的電壓改變量就彼此抵消。由于電容器2提供給非權(quán)重輸入端具有大致相同的電容值，若N個輸入的高電平信號數(shù)目為多數(shù)，則反相器6的輸入端移向高于邏輯翻轉(zhuǎn)電壓的電位，且高電平信號被輸出到讀出放大器5的輸出端11。另一方面，若低電平信號的數(shù)目為多數(shù)，則輸出低電平信號。
利用上述構(gòu)造，圖6所示電路用作多數(shù)算術(shù)運算電路，用來輸出對應(yīng)于多個輸入端的多數(shù)的邏輯值。下面參照圖5來描述7個輸入相關(guān)運算電路。參照圖5，信號同相關(guān)系數(shù)一起被輸入到比較器402。多數(shù)算術(shù)運算電路塊401可被認(rèn)為是一種13個輸入的或等價的多數(shù)算術(shù)運算電路。亦即，若連接于輸入端路的單位電容值用C表示，相應(yīng)于C的13個電容器共接，高電平信號從權(quán)重輸入端被加三個相應(yīng)于單位電容C的電容器(圖6中的3C)，低電平信號從權(quán)重輸入端被加到另外三個相應(yīng)于單位電容C的電容器(圖6中的C和2C)，且信號從比較器402被加到七個其余的端。因此，在接收到比較器402的輸出時，當(dāng)高電平信號的數(shù)目為多數(shù)時，亦即當(dāng)七個輸入中的四個是高電平信號時，4＋3(3＝權(quán)重)＝7在13個總輸入中就決定了多數(shù)。于是，多數(shù)算術(shù)運算電路塊輸出一個高平信號。
下面表1中的S3列示出了13個輸入多數(shù)算術(shù)運算電路塊的以高電平輸入信號數(shù)為單位的輸出值。輸出信號被鎖存電路12根據(jù)脈沖LAT1和LAT2鎖存。例如，當(dāng)七個輸入中的四個或更多個為高電平信號時，一個高電平信號就被加到權(quán)重輸入端501，而低電平信號被加到權(quán)重輸入端502和503。而且，當(dāng)加到輸入端而不是權(quán)重輸入端的七個輸入信號中的六個或更多個為高電平信號時，則13個輸入多數(shù)算術(shù)運算電路確定整體多數(shù)，且輸出一高電平信號作為第二算術(shù)運算結(jié)果。因此，在第二算術(shù)運算中，當(dāng)七個輸入中的四個和五個或更多個為高電平信號時，由于沒有確定多數(shù)，故電路輸出一個低電平信號。同樣，借助于根據(jù)輸出信號的極性和開關(guān)403的開關(guān)動作而改變待要加至權(quán)重輸入端的信號，可獲得表1所示的輸出。利用上述構(gòu)造，如表1所示，用尺寸很小的電路和低的功耗可實現(xiàn)同多個輸入信號的相關(guān)系數(shù)一致的輸入信號數(shù)向三位二進制數(shù)值的轉(zhuǎn)換。
表1
〔第三實施例〕圖8是本發(fā)明用于三位模擬—數(shù)字轉(zhuǎn)換器(以下稱為A/D轉(zhuǎn)換器)的最佳實施例的電路圖。參照圖8，A/D轉(zhuǎn)換器包括一個模擬信號輸入端701、開關(guān)702、鎖存電路12、一個電容器703(其電容值為提供給模擬信號輸入端的電容器電容值的一半)、以及一個電容器704(其電容值為提供給模擬信號輸入端的電容器電容值的1/4。以下描述電源為5V情況例子的運算。首先將讀出放大器5的輸入端設(shè)定為0V。此時，信號輸入端701處于0V。當(dāng)模擬信號輸入端701從0V改變到模擬信號電壓且模擬輸入信號成為等于或大于約2.5V時，算術(shù)運算電路塊中的讀出放大器輸入電位超過邏輯翻轉(zhuǎn)電壓(此時設(shè)為2.5V)，于是輸出一個高電平信號。
下面表2中的S3列示出了輸出結(jié)果。算術(shù)運算結(jié)果一經(jīng)輸出立即由鎖存電路12鎖存。開關(guān)702A根據(jù)脈沖SET1而啟動。然后，電容器703的一端根據(jù)脈沖SET而被復(fù)位到5V。同時，電容器706的一端根據(jù)脈沖SET3被復(fù)位到5V。脈沖SET被關(guān)斷以便從鎖存電路12輸入信號，同時，電容器706的一端根據(jù)脈沖SET3復(fù)位到0V。此時，讀出放大器輸入端處的電位改變給定為〔C×VA-(C/2)×5-(C/4)×5〕/(C＋C/2＋C/4)(2)其中VA是模擬輸入信號電壓。
從本式可見，當(dāng)模擬信號電壓VA在電流—時間進程中等于或大于3.75V時，輸出高電平信號；當(dāng)2.5V≤電壓VA＜3.75V時，輸出低電平信號。下面表2中S2列示出了輸出結(jié)果。接著，根據(jù)脈沖SET2、SET和SET3執(zhí)行相似的算術(shù)運算。下面表2中的S1列示出了輸出結(jié)果。利用上述構(gòu)造，如表2所示，可用尺寸很小的構(gòu)造(它能得到高運算速度和低功耗)來實現(xiàn)用來將模擬信號電壓轉(zhuǎn)換成三位數(shù)字信號并輸出數(shù)字信號的A/D轉(zhuǎn)換器。
表2<<
>在本實施例中已描述了三位A/D轉(zhuǎn)換器。但本發(fā)明不局限于此，實際上，位數(shù)可容易地增加。在本實施例中已舉例說明了使用電容器的快速A/D轉(zhuǎn)換器。但本發(fā)明不局限于此。例如，本發(fā)明可用于A/D轉(zhuǎn)換器的編碼電路部分，其執(zhí)行A/D轉(zhuǎn)換的方式是比較器將輸入到電阻器陣列的信號同參考信號進行比較，而編碼器對比較結(jié)果進行編碼，于是得到同上述相同的效果。而且，在本實施例中已舉例說明了相關(guān)運算器件和A/D轉(zhuǎn)換器。但本發(fā)明不局限于這些單元。例如，本發(fā)明可用于諸如數(shù)字—模擬轉(zhuǎn)換器、加法器、減法器這類的各種其它邏輯電路，從而得到同上述相同的效果。特別是當(dāng)本發(fā)明用于D/A轉(zhuǎn)換器時，若用來接收LSB數(shù)據(jù)的輸入端的電容量以C表示，則對最重要的2C、4C、8C、…位，只需設(shè)定其電容為前面值的二倍，從而實現(xiàn)二進制D/A轉(zhuǎn)換。此時，用源固定式放大器(source floor amplifier)可接收電容器共接端的輸出。
如上所述，在對應(yīng)于多重輸入端電容器的一側(cè)的各端共接于讀出放大器的輸入的線路塊中，當(dāng)最小的一個連接于多重輸入端的電容量表為C時，電容器的總電容量則總是C的奇數(shù)倍。
當(dāng)相關(guān)運算器件無控制輸入端時，全部連接于輸入端的電容量都取最小值。另一方面，當(dāng)相關(guān)運算器件有控制輸入端時，如在上述實施例中已述的那樣，連接于控制輸入端的電容量是C的偶數(shù)倍，如2C和4C，而這些端和奇數(shù)輸入信號端的總電容總是單元電容C的奇數(shù)倍。利用這種安排，可容易地得到同所需參考值的比較，從而改善算術(shù)運算精度。
已舉例說明了相關(guān)運算器件。在二進制D/A轉(zhuǎn)換器情況下，若最不重要位(LSB)的信號輸入電容表為C，則下一位的電容為2C，再下一位為4C，等等，即各位的電容為前一位的二倍，而多重輸入端的總電容成為C的準(zhǔn)確或大致奇數(shù)倍，從而實現(xiàn)高精度D/A轉(zhuǎn)換。
至于A/D轉(zhuǎn)換器，若模擬信號電平高于或低于整個范圍的1/2，則用于區(qū)分的分區(qū)數(shù)設(shè)定為奇數(shù)，即1，而若模擬信號電平高于或低于整個范圍的1/4、2/4、3/4或4/4，則用于區(qū)分的分區(qū)數(shù)也設(shè)定為奇數(shù)，即3。于是，連接于多重輸入端的總電容可設(shè)定為最小電容值的準(zhǔn)確或大致奇數(shù)倍。由于這種構(gòu)造可獲得高精度的算術(shù)運算。故可實現(xiàn)低功耗和高速算術(shù)運算而無需安置任何不必要的大電容?！驳谒膶嵤├硤D9示出了本發(fā)明的第四實施例。第四實施例根據(jù)本發(fā)明半導(dǎo)體器件同常規(guī)電路技術(shù)的結(jié)合來實現(xiàn)運動探測芯片。參照圖9，此設(shè)備包括分別用來儲存參考數(shù)據(jù)和比較數(shù)據(jù)的存儲單元3001和3002、一個相關(guān)計算單元3003、一個用來控制整個芯片的控制單元3004、一個用來累加相關(guān)結(jié)果的加法器3005、一個用來保持加法器3005和的最小值的寄存器3006、一個用作比較器和儲存最小值地址的單元3007、以及一個用作輸出緩沖器和輸出結(jié)果儲存單元的單元3008。端3009接收參考數(shù)據(jù)串，而端3010接收待要同參考數(shù)據(jù)串進行比較的比較數(shù)據(jù)串。
存儲單元3001和3002包含例如SRAM，且由常規(guī)CMOS電路構(gòu)成。由于單元3003包含一個本發(fā)明的相關(guān)運算器件，故饋向相關(guān)運算單元3003的數(shù)據(jù)可由并行處理進行處理。為此，單元3003不僅可達(dá)到速度很高的處理，而且可由少量元件構(gòu)成，從而減小了芯片尺寸和成本。相關(guān)計算結(jié)果由加法器3005計算(評估)，并用單元3007同儲存這次相關(guān)計算之前的最大相關(guān)計算結(jié)果(最小和)的寄存器3006的內(nèi)容進行比較。若這次計算結(jié)果小于前次最小值，則這次的結(jié)果更新存儲于寄存器3006中；若前次的結(jié)果小于這次的結(jié)果；則保持前次結(jié)果。
利用這一運算，最大的相關(guān)算術(shù)運算結(jié)果總是儲存在寄存器3006中，而且在全部數(shù)據(jù)串的計算完成時，最終的相關(guān)結(jié)果從端3011輸出。此設(shè)備中的控制單元3004、加法器3005、寄存器3006以及單元3007和3008由常規(guī)CMOS電路構(gòu)成。特別是，當(dāng)加法器3005采用本發(fā)明的電路結(jié)構(gòu)時，可實現(xiàn)并行加法，從而實現(xiàn)高速處理。如上所述，不僅可實現(xiàn)高速處理和低成本，由于算術(shù)運算是在電容基礎(chǔ)上執(zhí)行的，故還可以降低消耗的電流，從而實現(xiàn)低功耗。為此，本發(fā)明適用于諸為8mm VTR攝影機之類的手提設(shè)備?！驳谖鍖嵤├硤D10A-10C示出了本發(fā)明的第五實施例。第五實施例提出了一種芯片(高速圖象處理設(shè)備)，它在圖象數(shù)據(jù)從本發(fā)明半導(dǎo)體器件同光傳感器(固態(tài)攝象元件)的組合上被讀出之前執(zhí)衍高速圖象處理。圖10A示出了總的結(jié)構(gòu)，圖10B示出了象素部分的結(jié)構(gòu)，圖10C示出了算術(shù)運算內(nèi)容。
參照圖10A和10B，芯片包括光接收部分4001、存儲單元4003、4005、4007和4009、相關(guān)計算單元4004和4008、算術(shù)運算輸出單元4010、分別用來連接光信號輸出端和輸出總線4002和4006的電容器4011和4012、雙極晶體管4013、連接于雙極晶體管基區(qū)的電容器4014、以及開關(guān)晶體管4015。輸入到圖象數(shù)據(jù)讀出單元4020的圖象數(shù)據(jù)由各雙極晶體管4013的基區(qū)進行光電轉(zhuǎn)換。
對應(yīng)于光電轉(zhuǎn)換光載流子的輸出被讀出到雙極晶體管4013的發(fā)射極，并根據(jù)經(jīng)由電容器4011和4012的信號而提高輸出總線的電位。利用上述操作，沿列向象素所輸出的和被讀出到存儲單元4007，而沿行向象素所輸出的和被讀出到存儲單元4003。此時，若采用例如譯碼器(未示出)選取一個其中雙極晶體管的基極電位被各象素部分的電容器4014提高了的區(qū)域，則可輸出讀出單元4020上任意區(qū)域的X向和Y向的總和。
例如，如圖10C所示，當(dāng)圖象4016在t1時輸入而圖象4017在t2時輸入，則得到由分別累加這些Y向圖象所得到的輸出結(jié)果4018和4019，且這些數(shù)據(jù)被分別儲存在圖10A所示的存儲單元4007和4009中。從圖10C所示輸出結(jié)果4018和4019可見，二個圖象的數(shù)據(jù)相應(yīng)于圖象的運動而移動。于是，當(dāng)相關(guān)運算單元4008計算偏移量時，就可以用很簡單的方法探測到目標(biāo)在二維平面上的運動。注意讀出單元4020的數(shù)據(jù)可容易地選擇性地儲存在行存儲單元4003和4005中。
圖10A所示的相關(guān)計算單元4004和4008可包含本發(fā)明的相關(guān)運算電路。這些單元的每一個比之常規(guī)電路具有較少的元件數(shù)，并可置于傳感象素間距中。這種裝置根據(jù)傳感器的模擬信號輸出而執(zhí)行算術(shù)運算。但當(dāng)本發(fā)明的A/D轉(zhuǎn)換器被安置在各存儲單元和輸出總線之間時，不用說可實現(xiàn)數(shù)字相關(guān)算術(shù)運算。本發(fā)明的傳感器包含一個雙極晶體管。但本發(fā)明對于MOS晶體管或僅僅是一個光二極管而無任何放大晶體管的情況也是有效的。而且，上述裝置在不同時間的數(shù)據(jù)串中執(zhí)行相關(guān)算術(shù)運算。作為變通，當(dāng)多個待識別的圖形數(shù)據(jù)的X和Y投影結(jié)果被儲存在一個存儲器中時，也可以實現(xiàn)圖形識別。
如上所述，當(dāng)象素輸入單元同本發(fā)明的電路結(jié)合時，可望得到下列效果(1)由于并行地同時從傳感器讀出的數(shù)據(jù)經(jīng)受并行處理而不像常規(guī)處理那樣從傳感器串行讀出數(shù)據(jù)，故可實現(xiàn)高速運動探測和圖象識別處理。
(2)由于可用一個傳感器芯片來實現(xiàn)圖象處理而無需增加外圍電路的尺寸，故能以低的成本實現(xiàn)具有高級功能的產(chǎn)品將電視屏幕調(diào)向使用者方向的控制、將空調(diào)的風(fēng)向調(diào)向使用者方向的控制、跟蹤控制8mm VTR相機、工廠標(biāo)簽識別、能自動認(rèn)人的接待機器人的制造以及車輛間距控制器的制造。
已描述了圖象輸入單元同本發(fā)明電路的結(jié)合。本發(fā)明不僅對圖象數(shù)據(jù)有效，而且對例如聲頻數(shù)據(jù)的識別處理也有效。
如上所述，根據(jù)本發(fā)明，電容器經(jīng)由開關(guān)裝置被連接到多重輸入端，各電容器一側(cè)的端被共接于讀出放大器，而讀出放大器的輸出被連接于至少一個多重輸入端。利用這種構(gòu)造，可獲得諸如小的電路尺寸、高的運算速度和低的功耗之類的各種效果。
由于電路尺寸的減小，可實現(xiàn)小的芯片尺寸，并可改善成品率。結(jié)果就可降低成本。
注意本發(fā)明不局限于上述實施例和描述，在本發(fā)明的范圍內(nèi)可作適當(dāng)?shù)男薷?。鎖存電路和讀出放大器的結(jié)構(gòu)也不限于上面所述，也可用其它的結(jié)構(gòu)來代替。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于包含多個輸入端；多個電容器，每個電容器的一個端經(jīng)由開關(guān)而電連接于相應(yīng)的一個上述輸入端；以及一個讀出放大器，其輸入部分共接于上述電容器的其余的端，其中從上述讀出放大器的輸出被連接到至少一個上述輸入端。
2.根據(jù)權(quán)利要求1的器件，其中從上述讀出放大器的輸出經(jīng)由鎖存電路被連接到至少一個上述輸入端。
3.一種帶有權(quán)利要求1的多個半導(dǎo)體器件的半導(dǎo)體電路，其中多個半導(dǎo)體器件的第一半導(dǎo)體器件的輸出或第一半導(dǎo)體器件的輸出的反相輸出被輸入到第二半導(dǎo)體器件。
4.根據(jù)權(quán)利要求1的器件，其中當(dāng)對應(yīng)于上述輸入端的上述電容器的最小電容以C表示時，共接電容器的總電容準(zhǔn)確地或大致地成為最小電容C的奇數(shù)倍。
5.一種采用權(quán)利要求1的半導(dǎo)體器件的用來執(zhí)行相關(guān)算術(shù)運算的運算器件。
6.一種屬于A/D轉(zhuǎn)換器的信號轉(zhuǎn)換器，它包含一個權(quán)利要求1的半導(dǎo)體器件，對上述半導(dǎo)體器件輸入模擬信號并對應(yīng)于模擬信號而輸出數(shù)字信號。
7.一種屬于D/A轉(zhuǎn)換器的信號轉(zhuǎn)換器，它包括一個權(quán)利要求1的半導(dǎo)體器件，對上述半導(dǎo)體器件輸入數(shù)字信號并對應(yīng)于數(shù)字信號輸出模擬信號。
8.一種信號處理系統(tǒng)，它包含至少一個權(quán)利要求5的運算器件、一個權(quán)利要求6的信號轉(zhuǎn)換器和一個權(quán)利要求7的信號轉(zhuǎn)換器。
9.根據(jù)權(quán)利要求8的系統(tǒng)，還包含一個用來輸入圖象信號的圖象輸入器件。
10.根據(jù)權(quán)利要求8的系統(tǒng)，還包含一個用來儲存信息的儲存器件。
全文摘要
在一種半導(dǎo)體器件中，各個電容器(2)的一個端經(jīng)由開關(guān)(3)被連接于多重輸入端的一個端，而電容器(2)的其余端被共接于讀出放大器(5)，讀出放大器(5)的輸出被連接于多重輸入端的至少一個端，從而減小了電路尺寸，改善了運算速度并節(jié)約了功耗。
文檔編號H04N5/335GK1132963SQ9511851
公開日1996年10月9日 申請日期1995年10月27日 優(yōu)先權(quán)日1994年10月28日
發(fā)明者光地哲伸 申請人:佳能株式會社