本申請的實施例大體涉及電子電路，具體而言，涉及接收器中的動態(tài)增益時鐘數(shù)據(jù)恢復(fù)(CDR)。

背景技術(shù)：

時鐘數(shù)據(jù)恢復(fù)(CDR)是高速串行通信的接收器系統(tǒng)中的一個重要模塊。CDR模塊為數(shù)據(jù)恢復(fù)生成正確的采樣時鐘相位。高速串行通信鏈路的質(zhì)量對采樣時鐘相位很敏感，特別是在存在抖動與噪聲的情況下。

在具有為輸入數(shù)據(jù)的采樣確定時鐘相位的相位插值器的接收器中，CDR被用來確認(rèn)當(dāng)前使用的時鐘相位是否是捕獲輸入數(shù)據(jù)的最佳相位。CDR為相位插值器提供了動態(tài)的相位調(diào)整。CDR用于將時鐘相位的位置向數(shù)據(jù)眼圖的中心移動。當(dāng)前的時鐘相位離數(shù)據(jù)眼圖的中心越遠(yuǎn)，CDR鎖定正確的時鐘相位所需的時間就越長。過長的鎖定時間會導(dǎo)致數(shù)據(jù)丟失。

技術(shù)實現(xiàn)要素：

本申請描述了在接收器中提供動態(tài)增益時鐘數(shù)據(jù)恢復(fù)(CDR)的技術(shù)。在一個實施例中，一種用于CDR的裝置包括至少一個數(shù)據(jù)寄存器，具有與至少一個數(shù)據(jù)寄存器的輸出耦接的輸入的至少一個邊沿寄存器，以及具有與至少一個數(shù)據(jù)寄存器的輸出與至少一個邊沿寄存器的輸出耦接的輸入的相位檢測器。該裝置進(jìn)一步包括與相位檢測器的輸出耦接的頻率累加器，與相位檢測器的輸出耦接的動態(tài)增益電路，以及相位累加器與編碼生成器電路，被配置為生成用來根據(jù)動態(tài)增益電路的輸出與頻率累加器的輸出控制相位插值器的編碼。

在一些實施例中，所述裝置還包括：加法器，其具有與所述頻率累加器的輸出、所述動態(tài)增益電路的輸出以及所述相位累加器與編碼發(fā)生器電路的輸出耦接的輸入，所述加法器包括與所述相位累加器與編碼發(fā)生器電路的輸入耦接的輸出；所述相位累加器與編碼發(fā)生器電路被配置為根據(jù)所述加法器的輸出生成所述編碼。

在一些實施例中，所述相位檢測器響應(yīng)于所述至少一個數(shù)據(jù)寄存器輸出的數(shù)據(jù)樣本以及所述至少一個邊沿寄存器輸出的邊沿樣本，生成凈相位調(diào)整。

在一些實施例中，所述動態(tài)增益電路被配置為對所述相位檢測器輸出的所述凈相位調(diào)整應(yīng)用動態(tài)增益。

在一些實施例中，所述動態(tài)增益電路隨著所述凈相位調(diào)整降低而降低所述動態(tài)增益。

在一些實施例中，所述動態(tài)增益電路包括：增益電路，其具有耦接至所述相位檢測器的輸出的輸入；復(fù)用邏輯，其具有接收增益參數(shù)的輸入以及耦接至所述增益電路另一輸入的輸出；其中，所述增益電路根據(jù)所述復(fù)用邏輯的所述輸出對所述相位檢測器的輸出應(yīng)用增益。

在一些實施例中，所述復(fù)用邏輯包括：第一復(fù)用器；以及第二復(fù)用器，其具有耦接至所述第一復(fù)用器的輸出的輸入，所述第二復(fù)用器包括耦接至所述增益電路另一輸入的輸出。

在另一個實施例中，一種接收器包括：可用于從信道中接收傳輸信號的前端，與前端的輸出耦接的判決電路，其可用于根據(jù)采樣時鐘產(chǎn)生數(shù)據(jù)樣本，以及可用于提供采樣時鐘的相位插值器。該接收器還包括可用于控制相位插值器以調(diào)整采樣時鐘的相位的時鐘數(shù)據(jù)恢復(fù)(CDR)電路，該CDR可用于針對數(shù)據(jù)樣本生成凈相位調(diào)整，并對該凈相位調(diào)整應(yīng)用動態(tài)增益以控制相位插值器。

在另一個實施例中，一種針對接收器的時鐘數(shù)據(jù)恢復(fù)(CDR)的方法包括：使用判決電路生成從接收的信號中導(dǎo)出的數(shù)據(jù)樣本；使用相位插值器為判決電路生成采樣時鐘；以及對CDR電路確定的凈相位調(diào)整應(yīng)用動態(tài)增益以調(diào)整采樣時鐘的相位。

在一些實施例中，所述時鐘數(shù)據(jù)恢復(fù)電路包括：至少一個數(shù)據(jù)寄存器；至少一個邊沿寄存器，其具有耦接至所述至少一個數(shù)據(jù)寄存器的輸出的輸入；相位檢測器，其具有耦接至所述至少一個數(shù)據(jù)寄存器的輸出以及所述至少一個邊沿寄存器的輸出的輸入；頻率累加器，其被耦接至所述相位檢測器的輸出；動態(tài)增益電路，其被耦接至所述相位檢測器的輸出；以及相位累加器與編碼發(fā)生器電路，其被配置為根據(jù)所述動態(tài)增益電路的輸出以及所述頻率累加器的輸出生成編碼，以控制所述相位插值器。

在一些實施例中，所述時鐘數(shù)據(jù)恢復(fù)電路還包括：加法器，其具有耦接至所述頻率累加器的輸出、所述動態(tài)增益電路的輸出以及所述相位累加器與編碼發(fā)生器電路的輸出的輸 入，所述加法器包括被耦接至所述相位累加器與編碼發(fā)生器電路的輸入的輸出；所述相位累加器與編碼發(fā)生器電路被配置為根據(jù)所述加法器的輸出生成所述編碼。

在一些實施例中，所述相位檢測器響應(yīng)于所述至少一個數(shù)據(jù)寄存器輸出的數(shù)據(jù)樣本以及所述至少一個邊沿寄存器輸出的邊沿樣本，生成所述凈相位調(diào)整。

在一些實施例中，所述動態(tài)增益電路被配置為對所述相位檢測器輸出的所述凈相位調(diào)整應(yīng)用所述動態(tài)增益。

在一些實施例中，所述動態(tài)增益電路隨著所述凈相位調(diào)整降低而降低所述動態(tài)增益。

在一些實施例中，所述動態(tài)增益電路包括：增益電路，其具有耦接至所述相位檢測器的輸出的輸入；以及復(fù)用邏輯，其具有接收增益參數(shù)的輸入以及耦接至所述增益電路另一輸入的輸出；其中，所述增益電路根據(jù)所述復(fù)用邏輯的輸出對所述相位檢測器的輸出應(yīng)用增益。

在一些實施例中，所述復(fù)用邏輯包括：第一復(fù)用器；以及第二復(fù)用器，其具有耦接至所述第一復(fù)用器的輸出的輸入，所述第二復(fù)用器具有耦接至所述增益電路另一輸入的輸出。

通過參考以下具體實施方式，可以理解本申請的上述及其它方面。

附圖說明

為了能理解上文提到的本申請的特征的細(xì)節(jié)，通過參考實施例，可以給出一些上文已簡要總結(jié)的對本申請更具體的描述。所附的附圖闡述了一些實施例。然而需要注意的是，所附的附圖僅僅闡述了本申請的典型實施例，因此不能被視為對本申請范圍的限定。

圖1是描述了一種通信系統(tǒng)的示例的框圖；

圖2是描述了一種接收器的示例的框圖；

圖3是描述了一種時鐘數(shù)據(jù)恢復(fù)(CDR)電路的示例的框圖；

圖4是描述了一種CDR電路中的動態(tài)增益電路的示例的框圖；

圖5是描述了一種針對接收器的時鐘數(shù)據(jù)恢復(fù)(CDR)方法的示例的流程圖；

圖6示出了一種可以應(yīng)用所述CDR的現(xiàn)場可編程門陣列(FPGA)架構(gòu)。

為了方便理解，在可能的情況下，使用一致的附圖標(biāo)記，以指明各圖中相同的元素?？梢灶A(yù)期將一個實施例中的元素包含在其它實施例中會帶來收益。

具體實施方式

下文參考附圖描述了多種特征。需要注意的是，附圖可能也可能沒有按照比例繪制，并且具有相似結(jié)構(gòu)或功能的元素在全部附圖中用類似的附圖標(biāo)記表示。需要注意的是，附圖只用于輔助對特征的描述，而不旨在對所請求保護(hù)的實用新型的窮盡性描述或者對所請求保護(hù)的實用新型的保護(hù)范圍的限制。此外，一個所描述的實施例不需要具有所述全部方面或者優(yōu)點。與一個特定實施例結(jié)合的一個方面或一個優(yōu)點不一定被限制于該實施例，它也可以在任何其它實施例中實現(xiàn)，即使沒有被闡述，或者沒有被非常明確地闡述。

本申請描述了在接收器中提供動態(tài)增益時鐘數(shù)據(jù)恢復(fù)(CDR)的技術(shù)。在一個實施例中，一種CDR電路包括數(shù)據(jù)寄存器、邊沿寄存器、相位檢測器、頻率累加器、動態(tài)門電路，以及相位累加器與編碼生成器電路。邊沿寄存器具有與至少一個數(shù)據(jù)寄存器的輸出耦接的輸入。相位檢測器具有與至少一個數(shù)據(jù)寄存器的輸出以及至少一個邊沿寄存器的輸出耦接的輸入。頻率累加器與相位檢測器的輸出耦接，動態(tài)增益電路與相位檢測器的輸出耦接。相位累加器與編碼生成器電路被配置為根據(jù)動態(tài)增益電路的輸出以及頻率累加器的輸出生成編碼以控制相位插值器。

如下所述，進(jìn)一步地，當(dāng)捕獲相位遠(yuǎn)離其鎖定位置(最優(yōu)位置)時，相位檢測器傾向于為CDR產(chǎn)生正確的凈相位調(diào)整。這說明了采樣時鐘相位離其鎖定位置越遠(yuǎn)，凈相位調(diào)整的值越大，而采樣時鐘相位離其位置越近，凈相位調(diào)整的值越小。如果沒有應(yīng)用增益，則所應(yīng)用的增量相位調(diào)整較小，從而增加了CDR的鎖定時間。對凈相位調(diào)整應(yīng)用增益可以產(chǎn)生較大的增量相位調(diào)整，從而縮短了CDR的鎖定時間。然而，在所有情況下都對凈相位調(diào)整應(yīng)用固定增益會導(dǎo)致鎖定位置的過沖(over shooting)，從而增加了CDR的鎖定時間。因此，動態(tài)增益電路可以根據(jù)凈相位調(diào)整的幅度對凈相位調(diào)整動態(tài)地應(yīng)用增益。動態(tài)增益電路可以將較大的增益應(yīng)用于較大的凈相位調(diào)整的值(例如，當(dāng)采樣時鐘相位離其鎖定位置較遠(yuǎn)時)，并且可以將較小的增益應(yīng)用于較小的凈相位調(diào)整的值(例如，當(dāng)采樣時鐘相位離其鎖定較近時)。這樣，動態(tài)增益電路在不造成過沖的情況下改善了鎖定時間。上述以及更進(jìn)一步的方面將在下文中結(jié)合參考如下附圖進(jìn)行描述。

圖1是描述了示例性通信系統(tǒng)100的框圖。通信系統(tǒng)100包括發(fā)送器108，其通過信道116與接收器110相連。在一個實施例中，發(fā)送器108是串行器/解串器(SerDes)102的一部分，接收器110是串行器/解串器104的一部分。為清楚起見，串行器/解串器102中的解串電路被省略，串行器/解串器104中的串行電路被省略。串行器/解串器102包含了并進(jìn)串出(parallel-in-serial-out，PISO)電路106，其將并行輸入數(shù)據(jù)轉(zhuǎn)換為串行輸出數(shù)據(jù)，供發(fā)送器108通過信道116發(fā)送。串行器/解串器104包含了串進(jìn)并出(serial-in-parallel-out，SIPO)電路，其將串行輸入到接收器110的數(shù)據(jù)轉(zhuǎn)換為并行輸出數(shù)據(jù)。串行器/解串器102和串行器/解串器104可以包含其它電路(沒有示出)，例如解碼器、編碼器等。

盡管示出了串行器/解串器102和串行器/解串器104，在其它一些實施例中，發(fā)送器108和/或接收器110可以是獨立電路，而非較大的收發(fā)器電路的一部分。在一些實施例中，發(fā)送器108和接收器110可以是一個或多個集成電路(IC)的一部分，例如專用集成電路(ASIC)或者諸如現(xiàn)場可編程門陣列(FPGA)這樣的可編程IC。

信道116可以包括電學(xué)或光學(xué)傳輸介質(zhì)。電學(xué)傳輸介質(zhì)可以是發(fā)送器108和接收器110之間的任何種類的電通路，可以包括金屬跡線、接觸、電纜、連接器、去耦電容、端接電阻等。電學(xué)傳輸介質(zhì)可以是差分信號通路。光學(xué)傳輸介質(zhì)可以是發(fā)送器108和接收器110之間任何種類的光學(xué)通路，可以包含任何種類的光學(xué)模塊。

在一個實施例中，發(fā)送器108使用數(shù)字基帶調(diào)制通過信道116來發(fā)送串行數(shù)據(jù)，其中數(shù)字基帶調(diào)制例如二進(jìn)制不歸零(NRZ)調(diào)制、多級脈沖振幅調(diào)制(PAM-n)等。在NRZ調(diào)制中，每個被傳送的符號包含一個比特。在多級PAM中，每個符號包含多個比特。例如，四級PAM(PAM4)包含四個電平，可以用來傳輸2比特的符號?？偟膩碚f，發(fā)送器108使用特定的調(diào)制方案，以符號序列的形式發(fā)送串行數(shù)據(jù)。NRZ調(diào)制中每個符號有兩個可能的值，PAM-n調(diào)制中，每個符號有n個可能的值。發(fā)送器108發(fā)送符號的速率被稱為符號率或波特率。

發(fā)送器108不隨數(shù)據(jù)發(fā)送參考時鐘。然而，接收器110包含了時鐘數(shù)據(jù)恢復(fù)(CDR)電路112(或者CDR 112)，用來從輸入的符號流中提取時鐘。被提取的時鐘被順序地用于對輸入符號流進(jìn)行采樣，并恢復(fù)發(fā)送的比特。這里，CDR 112用來使用動態(tài)增益縮短鎖定時間并提高性能。

圖2是描述了接收器110的一個示例的框圖。接收器110包括：連續(xù)時間線性均衡器(CTLE)202、判決反饋均衡器(DFE)204、判決電路206、時鐘分頻器208、相位插值器210、解串器212、適配電路214以及CDR 112。CTLE 202和DFE 204可以是接收器110的前端203的一部分。

CTLE 202被耦接以從信道116接收模擬輸入信號(“接收的數(shù)據(jù)”)。信道116降低了傳輸?shù)哪M信號的信號質(zhì)量。信號插入損耗是與頻率有關(guān)的(frequency-dependent)模擬信號信號功率的下降。當(dāng)信號從傳輸線路中通過時，模擬信號的高頻部分會比低頻部分衰減地更多?？偟膩碚f，信道插入損耗隨著頻率的增大而增大。在信道116的傳輸過程中，模擬信號中的信號脈沖能量可以從一個符號周期擴展到其它符號周期。所引起的失真被稱為符號間干擾(ISI)?？偟膩碚f，ISI隨著通信系統(tǒng)速度的增加而變得更加嚴(yán)重。

CTLE 202操作為高通濾波器或帶通濾波器，以補償信道116的低通特性。CTLE 202的頻率響應(yīng)的峰值可以被適配電路214調(diào)整。CTLE 202也可以提供自動增益控制(AGC)以控制高通濾波器的增益。CTLE 202向DFE 204輸出均衡后的模擬信號。盡管CTLE 202被示出，但是在其它實施例中接收器110可以包含其它種類的連續(xù)時間濾波器，其具有或者不具有放大功能。這樣，總的來說，接收器110使用某種具有或不具有放大功能的連續(xù)時間濾波器(例如圖2中所示的CTLE 202)，對從信道116接收的模擬信號進(jìn)行濾波以生成“濾波模擬信號”。

DFE 204被耦接至CTLE 202，并接收濾波模擬信號。DFE 204用于均衡濾波模擬信號以補償游標(biāo)后(post-cursor)ISI。本領(lǐng)域內(nèi)公知地，DFE 204可以包括一個或多個模擬濾波器。DFE 204可以從適配電路214接收控制信號。DFE 204生成“均衡模擬信號”。

判決電路206對均衡模擬信號進(jìn)行采樣并生成每個符號的數(shù)據(jù)樣本。判決電路206可以包括限幅器或者類似的電路，以使用時鐘分頻器輸出的采樣時鐘對均衡模擬信號進(jìn)行采樣。判決電路206根據(jù)采樣時鐘輸出數(shù)據(jù)樣本流。如下文所述，CDR 112調(diào)整采樣時鐘的相位，從而使數(shù)據(jù)樣本與數(shù)據(jù)眼圖的中心對應(yīng)。

解串器212從判決電路206接收數(shù)據(jù)樣本。解串器212也接收判決電路206轉(zhuǎn)發(fā)的或時鐘分頻器208直接發(fā)出的采樣時鐘。在一些實施例中，解串器212可以包括時鐘分頻器以由采樣時鐘得到解串時鐘。解串器212使用解串時鐘，由從數(shù)據(jù)樣本生成并行輸出數(shù)據(jù)(“解串?dāng)?shù)據(jù)”)。解串器212還向適配電路214以及CDR 112提供解串?dāng)?shù)據(jù)。

適配電路214使用任何公知的均衡算法，根據(jù)解串?dāng)?shù)據(jù)為CTLE 202與DFE 204生成控制信號。如下文所述，CDR 112根據(jù)解串?dāng)?shù)據(jù)為相位插值器210生成控制信號。

相位插值器210從時鐘發(fā)生器接收一個或多個時鐘，其中時鐘發(fā)生器例如鎖相環(huán)(PLL)。相位插值器210根據(jù)CDR 112輸出的控制信號調(diào)整時鐘的相位。相位插值器210向時鐘分頻器208輸出相位調(diào)整后的時鐘。時鐘分頻器208可以用任何選定的整數(shù)或分?jǐn)?shù)量對相位調(diào)整后的時鐘進(jìn)行分頻，從而至少生成采樣時鐘。相位插值器210與時鐘分頻器208的其它時鐘輸出可以包括與采樣時鐘間有固定相位差的時鐘(例如，與采樣時鐘相差90、180和/或270度)。

圖3是描述了CDR 112的一個實施例的框圖。CDR 112包括數(shù)據(jù)寄存器302、邊沿寄存器304、相位檢測器電路306、動態(tài)增益電路310、具有濾波功能的頻率累加器308(通稱為“頻率累加器308”)、加法器312以及相位累加器/編碼發(fā)生器314。數(shù)據(jù)寄存器302的輸入耦接至解串器212的輸出。在該實施例中，解串器212提供n-比特輸出總線。數(shù)據(jù)寄存器302可以包括n個寄存器，解串器212的n-比特輸出總線的每個信號都對應(yīng)一個寄存器。數(shù)據(jù)寄存器302的輸出被耦接至相位檢測器電路306。

邊沿寄存器304的輸入被耦接至數(shù)據(jù)寄存器302的輸出。邊沿寄存器304可以包括m個寄存器以儲存數(shù)據(jù)寄存器302的內(nèi)容供以后使用。邊沿寄存器304的輸出被耦接至相位檢測器電路306。數(shù)據(jù)寄存器302以及邊沿寄存器304根據(jù)一時鐘(沒有在圖3中示出)捕獲數(shù)據(jù)，該時鐘例如時鐘分頻器208輸出的采樣時鐘。數(shù)據(jù)寄存器302的輸出相比邊沿寄存器304的輸出有180度的相差。數(shù)據(jù)寄存器302的輸出被稱為“數(shù)據(jù)樣本”，而邊沿寄存器304的輸出被稱為“邊沿樣本”。

相位檢測器電路306被配置為根據(jù)從數(shù)據(jù)寄存器302與邊沿寄存器304處接收的數(shù)據(jù)和邊沿樣本，確定凈相位調(diào)整。相位檢測器電路306可以為n對數(shù)據(jù)與邊沿寄存器中的每一對確定n個相位調(diào)整。相位檢測器電路306可以將n個相位調(diào)整算術(shù)結(jié)合，以生成凈相位調(diào)整(例如，求和、平均等)。相位檢測器電路306向動態(tài)增益電路310和頻率累加器308輸出凈相位調(diào)整。

動態(tài)增益電路310對每個凈相位調(diào)整值應(yīng)用增益。如下文所述，動態(tài)增益電路310可以動態(tài)地調(diào)整所應(yīng)用的增益。動態(tài)增益電路310輸出增量相位調(diào)整。

頻率累加器308從相位檢測器接收凈相位調(diào)整值。頻率累加器308將凈相位調(diào)整值累加。與相位累加/編碼生成器314相反，頻率累加器308對稱地有界(bounded symmetrically)。頻率累加器308的累加輸出可以被濾波，然后被提供給加法器312。與相位路徑相比，頻率路徑是二階回路。頻率累加器308補償發(fā)送器時鐘與接收器時鐘間的有限頻率差。

在相位檢測器電路306生成每個凈相位調(diào)整值的同時，相位累加器/編碼發(fā)生器314將凈相位調(diào)整值累加。相位累加器/編碼發(fā)生器314向加法器312輸出累加的相位調(diào)整。

加法器312計算累加相位調(diào)整值與增量相位調(diào)整值的和。加法器312輸出最終相位調(diào)整，其被耦接至相位累加器/編碼發(fā)生器314。相位累加器/編碼發(fā)生器314產(chǎn)生編碼以根據(jù)加法器312輸出的最終相位調(diào)整值(“相位插值器編碼”)來控制相位插值器210。

如圖2所示，CDR 112是接收器110中的閉環(huán)電路的一部分。因為數(shù)據(jù)由一個獨立源(例如發(fā)送器108)發(fā)送，因此需要將采樣時鐘相位與數(shù)據(jù)眼圖中的最佳位置對齊，以捕獲輸入的數(shù)據(jù)。這是通過CDR 112確定的相位調(diào)整來實現(xiàn)的。CDR 112的鎖定時間被定義為采樣時鐘的相位移動至數(shù)據(jù)眼圖的最佳位置所需的時間。采樣時鐘相位的最大鎖定時間是數(shù)據(jù)眼圖的一半。CDR 112對相位調(diào)整應(yīng)用動態(tài)增益從而縮短鎖定時間。

參考圖3，相位檢測器電路306用于在捕獲相位遠(yuǎn)離其鎖定位置(最佳位置)時產(chǎn)生正確的凈相位調(diào)整。這表明，采樣時鐘相位離其鎖定位置越遠(yuǎn)，凈相位調(diào)整的值越大；采樣時鐘相位離其鎖定位置越近，凈相位調(diào)整的值越小。如果沒有應(yīng)用增益，加法器312對累加相位調(diào)整應(yīng)用的增量相位調(diào)整會較小，這會增大CDR 112的鎖定時間。對凈相位調(diào)整應(yīng)用增益會產(chǎn)生較大的增量相位調(diào)整，這會縮短CDR 112的鎖定時間。然而，在所有情況下都對凈相位調(diào)整應(yīng)用固定的增益會導(dǎo)致鎖定位置的過沖，從而增加了CDR 112的鎖定時間。因此，動態(tài)增益電路310可以根據(jù)凈相位調(diào)整的大小動態(tài)地對凈相位調(diào)整應(yīng)用增益。動態(tài)增益電路可以對數(shù)值較大的凈相位調(diào)整(例如當(dāng)采樣時鐘相位離其鎖定位置較遠(yuǎn)時)應(yīng)用較大的增益，并且可以對數(shù)值較小的凈相位調(diào)整應(yīng)用較小的增益(例如當(dāng)采樣時鐘相位離其鎖定位置較近時)。這樣，動態(tài)增益電路310改善了鎖定時間，而不會引起過沖。

圖4是描述了動態(tài)增益電路310的一個實施例的框圖。動態(tài)增益電路310包括了增益電路402以及復(fù)用邏輯405。在這個實施例中，復(fù)用邏輯405包含了復(fù)用器404以及復(fù)用器406。復(fù)用器404的輸入包含了多種增益參數(shù)。一些增益參數(shù)導(dǎo)致了較大增益的應(yīng)用，而另一些增益參數(shù)導(dǎo)致了較小參數(shù)的應(yīng)用。增益參數(shù)可以被分配為提供從大到小的多種增益值。復(fù)用器404可以包括任意數(shù)量的輸入，并且因此可以有任意數(shù)量的增益參數(shù)。復(fù)用 器404的控制端子可以被耦接以從相位檢測器電路306接收凈相位調(diào)整。較大的凈相位調(diào)整的值可以選擇較大的增益參數(shù)，而較小的凈相位調(diào)整的值可以選擇較小的增益參數(shù)。

復(fù)用器404選擇的增益參數(shù)被耦接至復(fù)用器406的輸入。復(fù)用器406可以包括一個或多個其它輸入以接收其它增益參數(shù)。例如，復(fù)用器406可以包括一個輸入以從其它源接收一個定制增益參數(shù)(例如用戶定義的增益參數(shù))。復(fù)用器406可以在其控制端子接收控制信號，以用來在復(fù)用器404的輸出以及一個或多個其它增益參數(shù)間進(jìn)行選擇。復(fù)用器406向增益電路402輸出選定的增益參數(shù)。

增益電路402被配置為接收由相位檢測器電路306輸出的凈相位調(diào)整。增益電路402根據(jù)復(fù)用器406輸出的增益參數(shù)對凈相位調(diào)整應(yīng)用增益。增益電路402可以將增益參數(shù)與凈相位調(diào)整相乘，實施二進(jìn)制轉(zhuǎn)移(shifting)等，從而生成增量相位調(diào)整。增益電路402輸出增量相位調(diào)整至按上述方式運行的加法器312。

動態(tài)增益電路310可以被實施，而不需要在CDR 112中創(chuàng)建關(guān)鍵路徑。這樣，動態(tài)增益電路310不會增加CDR 112的延遲。

圖5是一個流程圖，其描述了用于接收器的時鐘數(shù)據(jù)恢復(fù)(CDR)的方法500的一個實施例。方法500從模塊502開始，其中判決電路206生成從接收的信號得到的數(shù)據(jù)樣本。在模塊504中，相位插值器210以及時鐘分頻器208生成采樣時鐘，其被判決電路206用來生成數(shù)據(jù)樣本。在模塊506中，CDR 112通過對根據(jù)數(shù)據(jù)樣本確定的凈相位調(diào)整應(yīng)用動態(tài)增益，來調(diào)整采樣時鐘的相位。

在一個實施例中，模塊506包括了模塊507和508。在模塊507中，CDR 112根據(jù)數(shù)據(jù)樣本以及數(shù)據(jù)樣本中導(dǎo)出的邊沿樣本，確定凈相位調(diào)整。在模塊508中，CDR 112根據(jù)凈相位調(diào)整的值為動態(tài)增益選取增益參數(shù)。

這里描述的CDR系統(tǒng)可以被置于諸如FPGA這樣的IC內(nèi)的串行接收器或收發(fā)器中。圖6示出了FPGA架構(gòu)600，其包含了大量不同的可編程片(tile)，包括千兆位收發(fā)器(“MGT”)601、可配置邏輯模塊(“CLB”)602、隨機存取儲存器模塊(“BRAM”)603、輸入/輸出模塊(“IOB”)604、配置與時鐘邏輯(“CONFIG/CLOCK”)605、數(shù)字信號處理模塊(“DSP”)606、專用輸入/輸出模塊(“I/O”)607(例如配置端口與時鐘端口)以及其它可編程邏輯608，例如數(shù)字時鐘管理器、模數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)視邏輯等。一些FPGA還包括專用處理器模塊(“PROC”)610。

圖6頂部所示的實施例中，在一些FPGA內(nèi)，每個可編程片可以包括至少一個可編程互連元件(“INT”)611，它和同一片中的可編程邏輯元件的輸入與輸出端子620連接。每個可編程互連元件611還可以包括與同一片或其它片中的相鄰可編程互連元件的互連部分622的連接。每個可編程互連單元611還可以包括與邏輯模塊間的通用路徑資源(沒有示出)中的互連部件624的連接。通用路徑資源可以包括邏輯模塊間的路徑通道(沒有示出)，其包含互連部件的軌跡(例如互連部件624)以及用于連接互連部件的切換模塊(沒有示出)。通用路徑資源的互連部件(例如互連部件624)可以跨越一個或多個邏輯模塊?？删幊袒ミB元件611以及通用路徑資源共同構(gòu)成FPGA的可編程互連結(jié)構(gòu)(“可編程互連”)。

在一個實施例中，CLB 602可以包括可配置邏輯元件(“CLE”)612，其可被編程以實施用戶邏輯加上獨立的可編程互連元件(“INT”)611。BRAM 603除一個或多個可編程互連元件外，還包括BRAM邏輯元件(“BRL”)613。通常，一個片中包括的互連元件的數(shù)目取決于該片的高度。在該圖示的實施例中，BRAM片的高度與5個CLB相同，但也可以使用其它數(shù)目(例如4)。DSP片606除合適數(shù)目的可編程互連元件外，還可以包括DSP邏輯元件(“DSPL”)614。IOB 604除可編程互連元件611的一個實例之外，還可以包括例如輸入/輸出邏輯元件(“IOL”)615的兩個實例。本領(lǐng)域技術(shù)人員可以認(rèn)識到，連接到例如I/O邏輯元件615的實際I/O面板通常沒有被限制在輸入/輸出邏輯元件615的區(qū)域內(nèi)。

在該圖示的實施例中，接近裸片中心的水平區(qū)域(如圖6所示)用于配置、時鐘以及其它控制邏輯。從該水平區(qū)域或柱延伸出的垂直柱609用于在FPGA的寬度范圍內(nèi)分配時鐘與配置信號。

一些利用圖6所示架構(gòu)的FPGA包括額外的邏輯模塊，它們打亂了構(gòu)成FPGA大部分的常規(guī)柱狀結(jié)構(gòu)。該額外的邏輯模塊可以是可編程模塊和/或?qū)Ｓ眠壿?。例如，處理器模塊610跨越了多個CLB和BRAM柱，它可以包括多個組件，其范圍從微處理器到微處理器、存儲控制器、外圍設(shè)備等組成的完整的可編程處理系統(tǒng)。

需要注意，圖6只被用來描述一個示例性的FPGA架構(gòu)。圖6頂部包括的例如一行中邏輯模塊的數(shù)目、各行的相對寬度、各行的數(shù)目和順序、各行中包括的邏輯模塊的類型、邏輯模塊的相對大小以及互連/邏輯的實施方式只是單純示例性的。例如，在一個實際的 FPGA中，當(dāng)CLB出現(xiàn)時，一般存在不止一個相鄰CLB行，從而有助于用戶邏輯的有效實施，但相鄰CLB行的數(shù)目隨著FPGA的總體大小而變化。

在一個實施例中，一個或多個MGT 601可以包括CDR系統(tǒng)650以實現(xiàn)時鐘恢復(fù)。CDR系統(tǒng)650可以與圖3中所示的CDR系統(tǒng)300或者圖4中所示的CDR系統(tǒng)400相似。

盡管以上描述都指向特定的實施例，但是在不偏離本申請的基本范圍的前提下，可以推導(dǎo)出其它或進(jìn)一步的實施例，該范圍由權(quán)利要求書確定。