本發(fā)明涉及一種在通信情況下使用的低頻時(shí)鐘傳遞的系統(tǒng)。更具體地說，本發(fā)明涉及一種用在各通信協(xié)議或數(shù)據(jù)傳輸模式下的在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘傳遞的系統(tǒng)。

背景技術(shù)：

xDSL是各種類型DSL(Digital Subscriber Line)數(shù)字用戶線路的總稱，包括SDSL、HDSL、SHDSL等。xDSL中“x”表任意字符或字符串，根據(jù)采取不同的調(diào)制方式，獲得的信號(hào)傳輸速率和距離不同。xDSL是一種現(xiàn)有的傳輸技術(shù)，在現(xiàn)有的銅質(zhì)電話線路上采用較高的頻率及相應(yīng)調(diào)制技術(shù)，即利用在模擬線路中加入或獲取更多的數(shù)字?jǐn)?shù)據(jù)的信號(hào)處理技術(shù)來獲得高傳輸速率。隨著xDSL技術(shù)的問世，銅線從只能傳輸語音和56kbit/s的低速數(shù)據(jù)接入，發(fā)展到已經(jīng)可以傳輸高速數(shù)據(jù)信號(hào)了。SDSL、HDSL、SHDSL等基于銅線傳輸?shù)膞DSL接入技術(shù)已經(jīng)使銅線成為寬帶用戶接入的一個(gè)重要手段，并成為寬帶接入的主流技術(shù)，為廣大用戶所采用。

低頻時(shí)鐘信號(hào)(如1Hz時(shí)鐘，實(shí)際上就是“秒”信號(hào))，它們是電子計(jì)時(shí)時(shí)鐘表和許多電子儀表和自動(dòng)測(cè)量控制裝置中十分重要的時(shí)鐘信號(hào)。

而在以太網(wǎng)接口的xDSL傳輸系統(tǒng)中，在某些應(yīng)用場(chǎng)合，需要在正常傳輸以太網(wǎng)業(yè)務(wù)數(shù)據(jù)的同時(shí)，將低頻時(shí)鐘傳遞到對(duì)端，且保持低頻時(shí)鐘的發(fā)送端與接收端時(shí)鐘的同步性，且滿足較小的相位抖動(dòng)。

然而，對(duì)于低頻時(shí)鐘需要鎖相到高頻時(shí)鐘上才能通過傳輸通道傳輸?shù)綄?duì)端。將低頻時(shí)鐘需要鎖相到高頻時(shí)鐘上往往通過直接數(shù)字頻率合成器(DDS)數(shù)字PLL實(shí)現(xiàn)，在大多數(shù)應(yīng)用中，頻率的穩(wěn)定性不是一個(gè)大問題，因?yàn)镻LL控制環(huán)路通常會(huì)補(bǔ)償任何內(nèi)在的頻率漂移。但在環(huán)路帶寬非常低的應(yīng)用中，低頻時(shí)鐘的輸入時(shí)鐘要求很小的環(huán)路帶寬，如1Hz時(shí)鐘的環(huán)路帶寬只有0.02Hz，因此，頻率漂移速率需要予以特別關(guān)注，因?yàn)楫?dāng)頻率漂移速率非常高時(shí)，環(huán)路可能無法以足夠快的速率做出響應(yīng)并進(jìn)行補(bǔ)償，這會(huì)導(dǎo)致PLL的輸出發(fā)生相位無法鎖住的情況。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的一個(gè)目的是解決至少上述問題和/或缺陷，并提供至少后面將說明的優(yōu)點(diǎn)。

本實(shí)用新型還有一個(gè)目的是提供一種在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘傳遞的系統(tǒng)，其能夠通過在xDSL傳輸系統(tǒng)中引入FPGA，實(shí)現(xiàn)了在數(shù)據(jù)傳輸過程中MII數(shù)據(jù)與HDLC數(shù)據(jù)之間的相互轉(zhuǎn)換，進(jìn)而使得時(shí)鐘信號(hào)鎖相模塊輸出的高頻信號(hào)能有效地傳輸至對(duì)端，并基于xDSL傳輸系統(tǒng)的主從時(shí)鐘互同步的特性，使得其實(shí)現(xiàn)了在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘信號(hào)的傳遞，有效的解決了鎖相的問題，使其在傳輸系統(tǒng)中的穩(wěn)定性和廣泛性更強(qiáng)。

本實(shí)用新型還有一個(gè)目的是通過一種應(yīng)用系統(tǒng)的方法，以利用xDSL傳輸系統(tǒng)的主從時(shí)鐘互同步的特性，選擇將低頻時(shí)鐘鎖相到高頻時(shí)鐘上，再通過HDLC發(fā)送時(shí)鐘的通道傳遞到對(duì)端，對(duì)端再分頻出低頻時(shí)鐘的實(shí)現(xiàn)方法，進(jìn)而實(shí)現(xiàn)在環(huán)路帶寬非常低的應(yīng)用中，在低頻時(shí)鐘的輸入時(shí)鐘要求很小的環(huán)路帶寬中，將PLL的輸出發(fā)生相位有效鎖住，以使其適應(yīng)各種應(yīng)用環(huán)境，具有廣泛的適應(yīng)性。

為了實(shí)現(xiàn)根據(jù)本實(shí)用新型的這些目的和其它優(yōu)點(diǎn)，提供了一種在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘傳遞的系統(tǒng)，包括：

用于在xDSL傳輸系統(tǒng)中進(jìn)行數(shù)據(jù)傳輸?shù)闹鞫撕蛷亩?，其二者上均設(shè)置有一現(xiàn)場(chǎng)可編程門陣列FPGA芯片；

位于主端的所述FPGA芯片上連接有以將接收到的外部低頻時(shí)鐘信號(hào)鎖相至一高頻時(shí)鐘信號(hào)上的時(shí)鐘信號(hào)鎖相模塊；

其中，所述主端、從端的FPGA通過在二者之間構(gòu)建的一高級(jí)數(shù)據(jù)控制鏈路HDLC，以通過所述HDLC上的時(shí)鐘傳遞通道，在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘信號(hào)的傳遞。

優(yōu)選的是，其中，所述HDLC的構(gòu)建包括：

分別相配合的設(shè)置在所述主端、從端上，進(jìn)而通過線纜的連接實(shí)現(xiàn)在xDSL傳輸系統(tǒng)中適應(yīng)各數(shù)據(jù)傳輸模式的數(shù)據(jù)傳輸芯片，各所述數(shù)據(jù)傳輸芯片通過HDLC總線與FPGA通信連接。

優(yōu)選的是，其中，所述數(shù)據(jù)傳輸芯片被配置為以適應(yīng)具有HDLC接口功能的SDSL、HDSL、SHDSL中的任意一種芯片。

優(yōu)選的是，其中，所述時(shí)鐘信號(hào)鎖相模塊包括：

一用于將接收到的外部低頻時(shí)鐘信號(hào)鎖相至一高頻時(shí)鐘信號(hào)的直接數(shù)字式頻率合成器DDS芯片，

一與所述DDS芯片連接，以為其提供系統(tǒng)時(shí)鐘且溫度穩(wěn)定度為PPb數(shù)量級(jí)的恒溫晶振；

一與所述DDS芯片連接，以對(duì)其輸出的高頻時(shí)鐘信號(hào)進(jìn)行濾波處理的濾波電路，所述濾波電路與FPGA芯片連接以輸出經(jīng)濾波后的高頻時(shí)鐘信號(hào)。

優(yōu)選的是，其中，所述FPGA芯片、數(shù)據(jù)傳輸芯片分別通過一并行總線連接有一處理器CPU。

優(yōu)選的是，其中，所述CPU通過并行總線將數(shù)據(jù)傳輸芯片的主從、速率、時(shí)鐘方式工作參數(shù)配置為同步模式。

優(yōu)選的是，其中，所述FPGA通過一MII數(shù)據(jù)接口進(jìn)而與以太網(wǎng)的PHY接口連接，進(jìn)而在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)數(shù)據(jù)通信。

優(yōu)選的是，其中，還包括一分別為CPU、FPGA以及數(shù)據(jù)傳輸芯片提供工作電源的電源模塊。

本實(shí)用新型的目的進(jìn)一步地可由一種應(yīng)用所述系統(tǒng)的方法以實(shí)現(xiàn)，包括：

所述主端上的時(shí)鐘信號(hào)鎖相模塊，其將接收到的外部低頻時(shí)鐘信號(hào)鎖相至一高頻時(shí)鐘信號(hào)上；

所述主端上的FPGA芯片，其基于在xDSL傳輸系統(tǒng)中進(jìn)行數(shù)據(jù)傳輸時(shí)主端與從端時(shí)鐘信號(hào)同步的原理，將從時(shí)鐘信號(hào)鎖相模塊輸出的高頻時(shí)鐘信號(hào)進(jìn)行分頻以產(chǎn)生對(duì)應(yīng)的HDLC發(fā)送時(shí)鐘，以觸發(fā)HDLC向從端發(fā)送相應(yīng)的時(shí)鐘信號(hào)數(shù)據(jù)；

所述從端的FPGA芯片，基于接收到的時(shí)鐘信號(hào)數(shù)據(jù)以分頻出相應(yīng)的低頻時(shí)鐘信號(hào)，進(jìn)而實(shí)現(xiàn)從主端到從端的低頻時(shí)鐘傳遞。

優(yōu)選的是，其中，所述時(shí)鐘信號(hào)鎖相模塊通過一配置接口以接受微處理器對(duì)其做相應(yīng)的參數(shù)配置，其參數(shù)配置范圍包括：系統(tǒng)頻率配置500MHz～1GHz，環(huán)路帶寬配置0.001Hz～0.05Hz，反饋分頻系數(shù)(S)62500000～400000000，參考頻率1Hz～800MHz。

本實(shí)用新型至少包括以下有益效果：其一，本實(shí)用新型通過在xDSL傳輸系統(tǒng)中引入FPGA，實(shí)現(xiàn)了在數(shù)據(jù)傳輸過程中MII數(shù)據(jù)與HDLC數(shù)據(jù)之間的相互轉(zhuǎn)換，進(jìn)而使得時(shí)鐘信號(hào)鎖相模塊輸出的高頻信號(hào)能有效地傳輸至對(duì)端，并基于xDSL傳輸系統(tǒng)的主從時(shí)鐘互同步的特性，使得其實(shí)現(xiàn)了在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘信號(hào)的傳遞，有效的解決了鎖相的問題，使其在傳輸系統(tǒng)中的穩(wěn)定性和廣泛性更強(qiáng)。

其二，本實(shí)用新型還通過一種應(yīng)用系統(tǒng)的方法，以利用xDSL傳輸系統(tǒng)的主從時(shí)鐘互同步的特性，選擇將低頻時(shí)鐘鎖相到高頻時(shí)鐘上，再通過HDLC發(fā)送時(shí)鐘的通道傳遞到對(duì)端，對(duì)端再分頻出低頻時(shí)鐘的實(shí)現(xiàn)方法，進(jìn)而實(shí)現(xiàn)在環(huán)路帶寬非常低的應(yīng)用中，在低頻時(shí)鐘的輸入時(shí)鐘要求很小的環(huán)路帶寬中，將PLL的輸出發(fā)生相位有效鎖住，以使其適應(yīng)各種應(yīng)用環(huán)境，具有廣泛的適應(yīng)性。

其三，本實(shí)用新型為了解決在在較小的環(huán)路帶寬條件下實(shí)現(xiàn)可靠的鎖相，本實(shí)用新型結(jié)合對(duì)DDS的參數(shù)配置并采用溫度穩(wěn)定度在PPb數(shù)量級(jí)的恒溫晶振，很好的解決了鎖相的問題。

其四，本實(shí)用新型采用該方法，在不影響傳輸以太網(wǎng)業(yè)務(wù)數(shù)據(jù)的同時(shí)，將低頻時(shí)鐘信號(hào)從主端傳遞到從端，保持了低頻時(shí)鐘信號(hào)的同步性，采用時(shí)鐘信號(hào)鎖相模塊即DDS電路使得主端和從端之間的抖動(dòng)不超過±20ns。

本實(shí)用新型的其它優(yōu)點(diǎn)、目標(biāo)和特征將部分通過下面的說明體現(xiàn)，部分還將通過對(duì)本實(shí)用新型的研究和實(shí)踐而為本領(lǐng)域的技術(shù)人員所理解。

附圖說明

圖1為本實(shí)用新型的一個(gè)實(shí)施例中在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘傳遞的系統(tǒng)的時(shí)鐘傳遞流程圖；

圖2為本實(shí)用新型的一個(gè)實(shí)施例中在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘傳遞的系統(tǒng)原理結(jié)構(gòu)框圖；

圖3為本實(shí)用新型的一個(gè)實(shí)施例中在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘傳遞的系統(tǒng)的時(shí)鐘信號(hào)鎖相模塊電路原理結(jié)構(gòu)圖；

圖4為本實(shí)用新型的另一個(gè)實(shí)施例中在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘傳遞的系統(tǒng)軟件配置流程圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本實(shí)用新型做進(jìn)一步的詳細(xì)說明，以令本領(lǐng)域技術(shù)人員參照說明書文字能夠據(jù)以實(shí)施。

應(yīng)當(dāng)理解，本文所使用的諸如“具有”、“包含”以及“包括”術(shù)語并不配出一個(gè)或多個(gè)其它元件或其組合的存在或添加。

圖2示出了根據(jù)本實(shí)用新型的一種在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘傳遞的系統(tǒng)的實(shí)現(xiàn)形式，其中包括：

用于在xDSL傳輸系統(tǒng)中進(jìn)行數(shù)據(jù)傳輸?shù)闹鞫?和從端2，其二者上均設(shè)置有一現(xiàn)場(chǎng)可編程門陣列FPGA芯片110，具體的來說，F(xiàn)PGA與以太網(wǎng)接口160、時(shí)鐘信號(hào)鎖相模塊即時(shí)鐘芯片、數(shù)據(jù)傳輸芯片即xDSL芯片相連，F(xiàn)PGA通過MII接口與以太網(wǎng)接口的PHY連接；FPGA通過I/O接口與FPGA與以太網(wǎng)接口、時(shí)鐘芯片、xDSL芯片相連，F(xiàn)PGA通過MII接口與以太網(wǎng)接口的PHY連接；FPGA通過I/O口與時(shí)鐘芯片相連，接收來自時(shí)鐘芯片產(chǎn)生的xMHz的信號(hào)(兆赫MHz是波動(dòng)頻率單位之一，而本文中的xMHz中的“x”表示任意的一個(gè)兆赫大小值)；FPGA通過HDLC總線與xDSL芯片相連，實(shí)現(xiàn)MII數(shù)據(jù)與HDLC數(shù)據(jù)格式的轉(zhuǎn)換，并用xMHz的信號(hào)分頻后產(chǎn)生HDLC發(fā)送時(shí)鐘，觸發(fā)HDLC發(fā)送數(shù)據(jù)。xDSL芯片通過線路接口與對(duì)端相連，口與時(shí)鐘芯片相連，接收來自時(shí)鐘芯片產(chǎn)生的xMHz的信號(hào)；

位于主端的所述FPGA芯片上連接有以將接收到的外部低頻時(shí)鐘信號(hào)鎖相至一高頻時(shí)鐘信號(hào)上的時(shí)鐘信號(hào)鎖相模塊120；即圖2中所示的DDS電路，其用以產(chǎn)生相應(yīng)的的xMHz的信號(hào)，實(shí)現(xiàn)將接收到的外部低頻時(shí)鐘信號(hào)鎖相至一高頻時(shí)鐘信號(hào)上；

其中，所述主端、從端的FPGA通過在二者之間構(gòu)建的一高級(jí)數(shù)據(jù)控制鏈路HDLC，以通過所述HDLC上的時(shí)鐘傳遞通道，在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘信號(hào)的傳遞，其FPGA通過HDLC總線與xDSL芯片相連，實(shí)現(xiàn)MII數(shù)據(jù)與HDLC數(shù)據(jù)格式的轉(zhuǎn)換，并用xMHz的信號(hào)分頻后產(chǎn)生HDLC發(fā)送時(shí)鐘，觸發(fā)HDLC發(fā)送數(shù)據(jù)，xDSL芯片通過線路接口與對(duì)端相連，進(jìn)而實(shí)現(xiàn)低頻時(shí)鐘信號(hào)的傳遞。采用這種方案通過在xDSL傳輸系統(tǒng)中引入FPGA，實(shí)現(xiàn)了在數(shù)據(jù)傳輸過程中MII數(shù)據(jù)與HDLC數(shù)據(jù)之間的相互轉(zhuǎn)換，進(jìn)而使得時(shí)鐘信號(hào)鎖相模塊輸出的高頻信號(hào)能有效地傳輸至對(duì)端，并基于xDSL傳輸系統(tǒng)的主從時(shí)鐘互同步的特性，使得其實(shí)現(xiàn)了在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘信號(hào)的傳遞，有效的解決了鎖相的問題，使其在傳輸系統(tǒng)中的穩(wěn)定性和廣泛性更強(qiáng)的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖1所示，在另一種實(shí)例中，所述HDLC的構(gòu)建包括：

分別相配合的設(shè)置在所述主端、從端上，進(jìn)而通過線纜的連接實(shí)現(xiàn)在xDSL傳輸系統(tǒng)中適應(yīng)各數(shù)據(jù)傳輸模式的數(shù)據(jù)傳輸芯片130，各所述數(shù)據(jù)傳輸芯片通過HDLC總線與FPGA通信連接。采用這種方案通過數(shù)據(jù)傳輸芯片的引入，使其能適應(yīng)不同數(shù)據(jù)傳輸協(xié)議的數(shù)據(jù)傳輸需要，以使其具有更強(qiáng)的通用性和適應(yīng)性的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

在另一種實(shí)例中，所述數(shù)據(jù)傳輸芯片被配置為以適應(yīng)具有HDLC接口功能的SDSL、HDSL、SHDSL中的任意一種芯片。采用這種方案以使其具有更強(qiáng)的通用性和適應(yīng)性的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖2所示，在另一種實(shí)例中，所述時(shí)鐘信號(hào)鎖相模塊包括：

一用于將接收到的外部低頻時(shí)鐘信號(hào)鎖相至一高頻時(shí)鐘信號(hào)的直接數(shù)字式頻率合成器DDS芯片121，

一與所述DDS芯片連接，以為其提供系統(tǒng)時(shí)鐘且溫度穩(wěn)定度為PPb數(shù)量級(jí)的恒溫晶振122；

一與所述DDS芯片連接，以對(duì)其輸出的高頻時(shí)鐘信號(hào)進(jìn)行濾波處理的濾波電路123，所述濾波電路與FPGA芯片連接以輸出經(jīng)濾波后的高頻時(shí)鐘信號(hào)。DDS電路主要由DDS芯片、濾波電路、恒溫晶振等部分組成。DDS芯片與低頻時(shí)鐘輸入、恒溫晶振、濾波電路、配置接口124連接。DDS的芯片將外部輸入的低頻時(shí)鐘鎖相到高頻時(shí)鐘上，高頻時(shí)鐘輸出到濾波電路進(jìn)行濾波處理。恒溫晶振為DDS芯片提供系統(tǒng)時(shí)鐘，溫度穩(wěn)定度為PPb數(shù)量級(jí)。濾波電路對(duì)高頻時(shí)鐘進(jìn)行濾波處理。配置接口接收對(duì)DDS芯片的配置信息。采用這種方案為了解決在在較小的環(huán)路帶寬條件下實(shí)現(xiàn)可靠的鎖相，本實(shí)用新型采用溫度穩(wěn)定度在PPb數(shù)量級(jí)的恒溫晶振，很好的解決了鎖相的問題，具有枳實(shí)放效果好，穩(wěn)定性性好的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖1所示，在另一種實(shí)例中，所述FPGA芯片、數(shù)據(jù)傳輸芯片分別通過一并行總線連接有一處理器CPU 140。采用這種方案中的CPU與時(shí)鐘芯片、FPGA、xDSL芯片、管理接口150相連，CPU通過SPI接口對(duì)時(shí)鐘芯片進(jìn)行功能、時(shí)鐘頻率配置，CPU通過并行總線與FPGA交互速率、主從等信息，CPU通過并行總線對(duì)數(shù)據(jù)傳輸芯片如xDSL芯片的工作參數(shù)進(jìn)行配置，其中具體配置方式為將xDSL的主從、速率、時(shí)鐘方式為同步模式，具廣泛的適應(yīng)性和操作性的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

在另一種實(shí)例中，所述CPU通過并行總線將數(shù)據(jù)傳輸芯片的主從、速率、時(shí)鐘方式工作參數(shù)配置為同步模式。采用這種方案對(duì)數(shù)據(jù)傳輸芯片的相關(guān)參數(shù)進(jìn)行配置，以使其能達(dá)到本文所宣稱的效果，具有可實(shí)施效果好，操作性強(qiáng)的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

在另一種實(shí)例中，所述FPGA通過一MII數(shù)據(jù)接口進(jìn)而與以太網(wǎng)的PHY接口連接，進(jìn)而在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)數(shù)據(jù)通信。采用這種方案實(shí)現(xiàn)在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)數(shù)據(jù)通信，以使其具有現(xiàn)實(shí)使用的可能性，具有可實(shí)施效果好的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

如圖1所示，在另一種實(shí)例中，還包括一分別為CPU、FPGA以及數(shù)據(jù)傳輸芯片提供工作電源的電源模塊160。采用這種方案的電源部分為CPU、FPGA、xDSL芯片等提供3.3V、1.5V、1.8V、2.5V等電源，以使其滿足工作需要和節(jié)能環(huán)保的需要，具有可實(shí)施效果好，可操作性強(qiáng)的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

本實(shí)用新型的目的進(jìn)一步地可由一種應(yīng)用所述系統(tǒng)的方法以實(shí)現(xiàn)，包括：

所述主端上的時(shí)鐘信號(hào)鎖相模塊，其將接收到的外部低頻時(shí)鐘信號(hào)鎖相至一高頻時(shí)鐘信號(hào)上；

所述主端上的FPGA芯片，其基于在xDSL傳輸系統(tǒng)中進(jìn)行數(shù)據(jù)傳輸時(shí)主端與從端時(shí)鐘信號(hào)同步的原理，即從端HDLC接收時(shí)鐘與主端HDLC發(fā)送時(shí)鐘同步；

所述從端的FPGA芯片，基于接收到的時(shí)鐘信號(hào)數(shù)據(jù)以分頻出相應(yīng)的低頻時(shí)鐘信號(hào)，進(jìn)而實(shí)現(xiàn)從主端到從端的低頻時(shí)鐘傳遞。以太網(wǎng)接口的xDSL傳輸系統(tǒng)中，由于傳輸?shù)臄?shù)據(jù)是異步以太網(wǎng)數(shù)據(jù)，怎么將時(shí)鐘的同步特性傳遞到對(duì)端，且不影響以太網(wǎng)數(shù)據(jù)的正常傳輸，是本實(shí)用新型重點(diǎn)解決的問題。本實(shí)用新型采用這種方案利用xDSL傳輸系統(tǒng)的主從時(shí)鐘互同步的特性，選擇將低頻時(shí)鐘鎖相到高頻時(shí)鐘上，再通過HDLC發(fā)送時(shí)鐘的通道傳遞到對(duì)端，對(duì)端再分頻出低頻時(shí)鐘，進(jìn)而實(shí)現(xiàn)在環(huán)路帶寬非常低的應(yīng)用中，在低頻時(shí)鐘的輸入時(shí)鐘要求很小的環(huán)路帶寬中，將PLL的輸出發(fā)生相位有效鎖住，具有可實(shí)施效果好，可操作性強(qiáng)穩(wěn)定性好的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

在另一種實(shí)例中，所述時(shí)鐘信號(hào)鎖相模塊通過一配置接口以接受微處理器對(duì)其做相應(yīng)的參數(shù)配置，其參數(shù)配置范圍包括：系統(tǒng)頻率配置500MHz～1GHz，環(huán)路帶寬配置0.001Hz～0.05Hz，反饋分頻系數(shù)(S)62500000～400000000，參考頻率1Hz～800MHz。采用這種方案對(duì)其進(jìn)行具體配置，以使其達(dá)到本文所宣稱的采用該方法，在不影響傳輸以太網(wǎng)業(yè)務(wù)數(shù)據(jù)的同時(shí)，將低頻時(shí)鐘信號(hào)從主端傳遞到從端，保持了低頻時(shí)鐘信號(hào)的同步性，采用時(shí)鐘信號(hào)鎖相模塊即DDS電路使得主端和從端之間的抖動(dòng)不超過±20ns，具有可實(shí)施效果好，可操作性強(qiáng)的有利之處。并且，這種方式只是一種較佳實(shí)例的說明，但并不局限于此。在實(shí)施本實(shí)用新型時(shí)，可以根據(jù)使用者需求進(jìn)行適當(dāng)?shù)奶鎿Q和/或修改。

具體來說，該方法的時(shí)鐘傳遞流程如圖1所示：主端的專用時(shí)鐘芯片將低頻時(shí)鐘信號(hào)鎖相到一個(gè)xMHz的時(shí)鐘上，F(xiàn)PGA用該xMHz時(shí)鐘分頻后通過HDLC發(fā)送時(shí)鐘傳遞到從端HDLC接收時(shí)鐘上，從端的FPGA從HDLC接收時(shí)鐘上分頻出低頻時(shí)鐘信號(hào)。根據(jù)xDSL傳輸系統(tǒng)的主端HDLC發(fā)送時(shí)鐘與從端HDLC接收時(shí)鐘互同步的特性，從端的低頻時(shí)鐘與主端的低頻時(shí)鐘信號(hào)互同步，從而實(shí)現(xiàn)了低頻時(shí)鐘信號(hào)的傳遞。

其軟件的處理流程圖，如圖4所示，因其軟件配置方法是本領(lǐng)域的技術(shù)人員根據(jù)實(shí)際需要，容易實(shí)現(xiàn)的，故本文對(duì)其具體的軟件配置方式不再贅述，僅以其流程圖就可以說明其配置的精要。

這里說明的設(shè)備數(shù)量和處理規(guī)模是用來簡(jiǎn)化本實(shí)用新型的說明的。對(duì)本實(shí)用新型的在xDSL傳輸系統(tǒng)中實(shí)現(xiàn)低頻時(shí)鐘傳遞的系統(tǒng)及其方法的應(yīng)用、修改和變化對(duì)本領(lǐng)域的技術(shù)人員來說是顯而易見的。

盡管本實(shí)用新型的實(shí)施方案已公開如上，但其并不僅僅限于說明書和實(shí)施方式中所列運(yùn)用。它完全可以被適用于各種適合本實(shí)用新型的領(lǐng)域。對(duì)于熟悉本領(lǐng)域的人員而言，可容易地實(shí)現(xiàn)另外的修改。因此在不背離權(quán)利要求及等同范圍所限定的一般概念下，本實(shí)用新型并不限于特定的細(xì)節(jié)和這里示出與描述的圖例。