低功耗wola濾波器組及其綜合階段電路的制作方法
【專利摘要】本發(fā)明公開了一種低功耗WOLA濾波器組及其綜合階段的電路，適用于采用多通道信號處理技術(shù)的數(shù)字助聽器。本發(fā)明采用以非連續(xù)地址讀取數(shù)據(jù)進行“乘-累加”和“乘-加”運算、模尋址和改變初始讀寫地址代替數(shù)據(jù)移位操作、折疊結(jié)構(gòu)的存儲器、邏輯譯碼電路代替存儲器“存儲”數(shù)值固定的窗系數(shù)等方法，直接減少功耗開銷較大的存儲器讀寫操作的次數(shù)。同時，本發(fā)明采用雙運算單元結(jié)合折疊結(jié)構(gòu)的存儲器，實現(xiàn)兩路運算并行執(zhí)行，進一步減少整個系統(tǒng)操作所需時鐘周期數(shù)，從而可以方便采用降低系統(tǒng)時鐘頻率或者時鐘門控技術(shù)來降低動態(tài)翻轉(zhuǎn)功耗。
【專利說明】低功耗WOLA濾波器組及其綜合階段電路
[0001] 本申請是分案申請，母案的申請?zhí)枺?01110252568. 9,申請日：2011年8月30日， 名稱：低功耗WOLA濾波器組及其分析和綜合階段電路。

【技術(shù)領(lǐng)域】
[0002] 本發(fā)明涉及電子行業(yè)數(shù)字信號處理【技術(shù)領(lǐng)域】，尤其涉及一種低功耗WOLA濾波器 組及其綜合階段電路。

【背景技術(shù)】
[0003] 數(shù)字助聽器是對低功耗要求十分嚴格的便攜式醫(yī)療電子設(shè)備。在當前幾乎所有的 高端數(shù)字助聽器系統(tǒng)中，都采用基于多通道信號處理的方法，實現(xiàn)響度補償和噪聲消除等 功能。
[0004] 在信號的多通道處理中，離散傅立葉變換（Discrete Fourier Transform,簡稱 DFT)濾波器組是最常用的一種均勻帶寬濾波器組，而WOLA (Weighted Overlap Add)結(jié)構(gòu)是 它的一種高效實現(xiàn)方法。WOLA濾波器組以靈活的塊處理方式，實現(xiàn)對輸入信號進行多通道 分析和綜合操作，并且各通道間交疊較少，從而使得可以相對獨立而準確的對每一個通道 的信號進行處理。因此，WOLA濾波器組非常適合在數(shù)字助聽器中采用。
[0005] WOLA濾波器組的算法實現(xiàn)大致如下：
[0006] WOLA濾波器組的分析階段實現(xiàn)對輸入信號的多通道分離，其輸出表達式為：

【權(quán)利要求】
1. 一種WOLA濾波器組的綜合階段電路，其特征在于，該綜合電路包括：IFFT處理模塊、 IFFT運算結(jié)果存儲模塊、綜合窗系數(shù)獲取模塊、歷史數(shù)據(jù)存儲模塊、乘-加運算模塊和綜合 電路控制模塊，其中： IFFT處理模塊，用于對K點序列Yk(m)進行離散傅立葉逆變換，獲得K點數(shù)據(jù)序列 X' K(m)，并輸出至IFFT運算結(jié)果存儲模塊； IFFT運算結(jié)果存儲模塊，與所述IFFT處理模塊相連接，用于保存所述K點數(shù)據(jù)序列 X ' k(m); 綜合窗系數(shù)獲取模塊，用于獲取與所述K點數(shù)據(jù)序列X' K(m)對應(yīng)的窗系數(shù)，該綜合窗 系數(shù)獲取模塊深度為Ls，被分為s組，每組有K個數(shù)據(jù)，其中，s為大于等于1的整數(shù)； 歷史數(shù)據(jù)存儲模塊，用于存儲歷史運算結(jié)果，其深度為Ls，被分為s組，每組有K個數(shù) 據(jù)，并同址寫回所述乘-加運算模塊的運算結(jié)果； 乘-加運算模塊，與所述IFFT運算結(jié)果存儲模塊和所述綜合窗系數(shù)獲取模塊相連 接，并與所述歷史數(shù)據(jù)存儲模塊雙向連接，用于將從所述IFFT運算結(jié)果存儲模塊獲取的 X' K(m)中的第j個數(shù)據(jù)，與從所述綜合窗系數(shù)獲取模塊中獲取的各組中的第j個系數(shù)相 乘，然后與從所述歷史數(shù)據(jù)存儲模塊中讀取的相應(yīng)組中的第j個歷史數(shù)據(jù)相加；并將乘-加 運算的結(jié)果按照原址返回所述歷史數(shù)據(jù)存儲模塊； 輸出緩沖模塊，與所述歷史數(shù)據(jù)存儲模塊相連接，用于將從所述歷史數(shù)據(jù)存儲模塊中 讀出的最舊的R個數(shù)據(jù)進行緩存，并按照預(yù)設(shè)時間輸出。
2. 根據(jù)權(quán)利要求1所述的綜合階段電路，其特征在于， 所述IFFT運算結(jié)果存儲模塊采用折疊結(jié)構(gòu)，存儲深度減半而數(shù)據(jù)字長加倍，每次讀操 作完成兩個數(shù)據(jù)，即第2*i個數(shù)據(jù)和第2*i+l個數(shù)據(jù)的讀出； 所述綜合窗系數(shù)獲取模塊采用折疊結(jié)構(gòu)，每次讀操作完成兩個窗系數(shù)的讀出，即同時 獲取各組中的第2*i個和第2*i+l個窗系數(shù)。
3. 根據(jù)權(quán)利要求1或2所述的綜合階段電路，其特征在于，該綜合階段電路還包括：綜 合電路第一寄存器， 所述綜合電路第一寄存器，與所述IFFT運算結(jié)果存儲模塊相連接，用于暫存地址為偶 數(shù)的數(shù)據(jù)； 所述IFFT運算結(jié)果存儲模塊，其輸入端的高W位和低W位分別與所述綜合電路第一寄 存器和所述IFFT處理模塊相連接，用于從所述綜合電路第一寄存器中獲取地址為偶數(shù)的 數(shù)據(jù)，從所述IFFT處理模塊獲取地址為奇數(shù)的數(shù)據(jù)，在同一拍將所述兩個數(shù)據(jù)寫入同一地 址單元，所述兩個數(shù)據(jù)分別位于所述同一地址單元的高W位和低W位。
4. 根據(jù)權(quán)利要求2所述的綜合階段電路，其特征在于，該綜合階段電路的乘-加運算模 塊包含第一乘-加單元和第二乘-加單元，這兩個乘-加單元與所述IFFT運算結(jié)果存儲模 塊和所述綜合窗系數(shù)獲取模塊相連接，并與所述歷史數(shù)據(jù)存儲模塊雙向連接； 其中，第一乘-加單元用于將從所述IFFT運算結(jié)果存儲模塊獲取的X' K(m)中的第 2*i個數(shù)據(jù)，與從所述綜合窗系數(shù)獲取模塊獲取的各組中的第2*i個窗系數(shù)相乘，與從所述 歷史數(shù)據(jù)存儲模塊讀取的相應(yīng)組中的第2*i個歷史數(shù)據(jù)相加，并將乘-加運算的結(jié)果按照 原址返回所述歷史數(shù)據(jù)存儲模塊，第二乘-加單元用于將從所述IFFT運算結(jié)果存儲模塊獲 取的X' K(m)中的第2*i+l個數(shù)據(jù)，與從所述綜合窗系數(shù)獲取模塊獲取的各組中的第2*i+l 個窗系數(shù)相乘，與從所述歷史數(shù)據(jù)存儲模塊讀取的相應(yīng)組中的第2*i+l個歷史數(shù)據(jù)相加， 并將乘-加運算的結(jié)果按照原址返回所述歷史數(shù)據(jù)存儲模塊； 所述IFFT運算結(jié)果存儲模塊，采用折疊結(jié)構(gòu)，存儲深度減半而數(shù)據(jù)字長加倍，用于在 同一拍讀出兩個數(shù)據(jù)，分別送入第一乘-加單元和第二乘-加單元； 所述綜合窗系數(shù)獲取模塊，采用折疊結(jié)構(gòu)，用于在所述同一拍讀出對應(yīng)的兩個窗系數(shù)， 分別送入第一乘-加單元和第二乘-加單元； 所述歷史數(shù)據(jù)存儲模塊，采用折疊結(jié)構(gòu)，每次讀操作完成兩組歷史數(shù)據(jù)的讀出，獲取各 組中的第2*i個和第2*i+l個歷史數(shù)據(jù)，分別送至第一乘-加單元和第二乘-加單元。
5. 根據(jù)權(quán)利要求1所述的綜合階段電路，其特征在于，該綜合階段電路還包括：綜合電 路第二寄存器和多路選擇器，其中： 所述綜合電路第二寄存器，與所述歷史數(shù)據(jù)存儲模塊相連接，用于暫存從所述歷史數(shù) 據(jù)存儲模塊讀出的低W位數(shù)據(jù)； 所述多路選擇器，與所述歷史數(shù)據(jù)存儲模塊和所述第二寄存器相連接，用于將從所述 歷史數(shù)據(jù)存儲模塊獲取的高W位數(shù)據(jù)和從所述綜合電路第二寄存器獲取的低W位數(shù)據(jù)分兩 拍寫入所述輸出緩沖模塊。
6. 根據(jù)權(quán)利要求1所述的綜合階段電路，其特征在于， 所述IFFT運算結(jié)果存儲模塊，采用改變初始讀/寫操作地址和模尋址的方式，實現(xiàn)K 點數(shù)據(jù)序列X' K(m)的循環(huán)移位；和/或 所述歷史數(shù)據(jù)存儲模塊，采用改變初始讀/寫操作地址和模尋址的方式，實現(xiàn)歷史數(shù) 據(jù)的循環(huán)移位。
7. 根據(jù)權(quán)利要求1所述的綜合階段電路，其特征在于，所述綜合窗系數(shù)獲取模塊，采用 譯碼電路方式，用于對接收到的綜合窗系數(shù)的地址，進行譯碼得到對應(yīng)的窗系數(shù)。
8. -種低功耗WOLA濾波器組，其特征在于，該WOLA濾波器組包括分析階段電路和綜合 階段電路， 該綜合階段電路為權(quán)利要求8至14中任一項所述的綜合階段電路； 該分析階段電路包括：輸入緩沖模塊、樣本序列存儲模塊、分析窗系數(shù)獲取模塊、 乘-累加MAC運算模塊、運算結(jié)果存儲模塊、FFT處理模塊和分析電路控制模塊，其中：輸入緩沖模塊，與數(shù)據(jù)來源端相連接，用于緩存輸入的樣本數(shù)據(jù)，當累積到預(yù)設(shè)數(shù)目的 樣本數(shù)據(jù)時，將該預(yù)設(shè)數(shù)目的樣本數(shù)據(jù)讀出并轉(zhuǎn)存至樣本序列存儲模塊； 樣本序列存儲模塊，與所述輸入緩沖模塊相連接，用于存儲長度為LA的樣本序列，該樣 本序列被分為r組，每組有K個數(shù)據(jù)，其中r = LA/K ;其中，r為大于等于1的整數(shù)，K為2的 整數(shù)次冪； 分析窗系數(shù)獲取模塊，用于獲取對所述樣本序列數(shù)據(jù)加權(quán)所需的窗系數(shù)，該窗系數(shù)也 被分為r組,每組有K個窗系數(shù)； MAC運算模塊，與所述樣本序列存儲模塊和所述分析窗系數(shù)獲取模塊相連接，用于以所 述窗系數(shù)中各組的第j個窗系數(shù)作為權(quán)重，對所述樣本序列各組中對應(yīng)的第j個數(shù)據(jù)進行 加權(quán)并累加，其中j = 〇，1，2，......K-1，輸出K個加權(quán)累加的結(jié)果至運算結(jié)果存儲模塊； 運算結(jié)果存儲模塊，與所述MAC運算模塊相連接，用于存儲MAC運算模塊的運算結(jié)果； FFT處理模塊，與所述運算結(jié)果存儲模塊相連接，用于從所述運算結(jié)果存儲模塊獲取加 權(quán)累加結(jié)果的K點序列，并對所述K點序列進行離散傅里葉變換，輸出所述離散傅里葉變換 的結(jié)果Xk(m)。
9. 根據(jù)權(quán)利要求8所述的低功耗WOLA濾波器組，其特征在于， 所述樣本序列存儲模塊采用折疊結(jié)構(gòu)，其存儲深度減半而數(shù)據(jù)字長加倍，每次讀/寫 操作完成兩個樣本數(shù)據(jù)，即每組的第2*i個和第2*i+l個數(shù)據(jù)，其中i = 0,1，2,……K/2-1 的讀出/寫入； 所述分析窗系數(shù)獲取模塊采用折疊結(jié)構(gòu)，其存儲深度減半而數(shù)據(jù)字長加倍，每次讀操 作完成兩個窗系數(shù)，即每組的第2*i個和第2*i+l個系數(shù)的讀出。
10. 根據(jù)權(quán)利要求9所述的低功耗WOLA濾波器組，其特征在于，該分析階段電路還包括 分析電路第一寄存器， 所述分析電路第一寄存器，與所述輸入緩沖模塊相連接，用于暫存地址為偶數(shù)的數(shù) 據(jù)； 所述樣本序列存儲模塊，其輸入端的高W位和低W位分別與所述分析電路第一寄存器 和所述輸入緩沖模塊相連接，用于從所述分析電路第一寄存器中獲取地址為偶數(shù)的數(shù)據(jù)， 從所述輸入緩沖模塊獲取地址為奇數(shù)的數(shù)據(jù)，在同一拍將所述兩個數(shù)據(jù)寫入同一地址單 元，所述兩個數(shù)據(jù)分別位于所述同一地址單元的高W位和低W位。
11. 根據(jù)權(quán)利要求9所述的低功耗WOLA濾波器組，其特征在于，該分析階段電路的MAC 運算模塊包含第一和第二MAC單元，這兩個MAC單元與所述樣本序列存儲模塊和所述分析 窗系數(shù)獲取模塊相連接； 所述樣本序列存儲模塊，在同一拍讀出兩個樣本數(shù)據(jù)，分別送入第一 MAC單元和第二 MAC單元；所述分析窗系數(shù)獲取模塊，用于在所述同一拍讀出對應(yīng)的兩個窗系數(shù)，分別送入 第一 MAC單元和第二MAC單元； 第一 MAC單元用于以所述窗系數(shù)中各組的第2*i個數(shù)據(jù)作為權(quán)重，對所述樣本序列 各組中對應(yīng)的第2*i個數(shù)據(jù)進行加權(quán)并累加，第二MAC單元用于以所述窗系數(shù)中各組的第 2*i+l個數(shù)據(jù)作為權(quán)重，對所述樣本序列各組中對應(yīng)的第2*i+l個數(shù)據(jù)進行加權(quán)并累加。
12. 根據(jù)權(quán)利要求11所述的低功耗WOLA濾波器組，其特征在于，該分析階段電路還包 括：分析電路第二寄存器和多路選擇器，其中： 所述分析電路第二寄存器，與所述第二MAC單元相連接，用于暫存所述第二MAC單元的 運算結(jié)果； 所述多路選擇器，與所述第一 MAC單元和所述分析電路第二寄存器相連接，用于將所 述第一 MAC單元和所述第二MAC單元的運算結(jié)果分兩拍寫入所述運算結(jié)果存儲模塊。
13. 根據(jù)權(quán)利要求8所述的低功耗WOLA濾波器組，其特征在于， 所述樣本序列存儲模塊采用改變初始讀/寫操作地址和模尋址的方式，實現(xiàn)樣本序列 的循環(huán)移位；和/或 所述運算結(jié)果存儲模塊采用改變初始讀/寫操作地址和模尋址的方式，實現(xiàn)加權(quán)累加 結(jié)果數(shù)據(jù)的緩存和循環(huán)移位。
14. 根據(jù)權(quán)利要求8所述的低功耗WOLA濾波器組，其特征在于， 所述分析窗系數(shù)獲取模塊，采用譯碼電路方式，用于對接收到的分析窗系數(shù)的地址，進 行譯碼得到對應(yīng)的窗系數(shù)。
【文檔編號】H04R25/00GK104349260SQ201410538439
【公開日】2015年2月11日 申請日期:2011年8月30日 優(yōu)先權(quán)日:2011年8月30日
【發(fā)明者】于增輝, 黑勇, 周玉梅, 陳黎明, 徐欣鋒 申請人:中國科學(xué)院微電子研究所