基于fpga的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，該系統(tǒng)包括信號調(diào)理模塊、A/D轉(zhuǎn)換模塊、高速數(shù)據(jù)傳輸模塊、FPGA控制模塊、陣列式存儲模塊、通訊模塊和可調(diào)配置模塊，其中，信號調(diào)理模塊、A/D轉(zhuǎn)換模塊、高速數(shù)據(jù)傳輸模塊和FPGA控制模塊依次連接，F(xiàn)PGA控制模塊還同時連接于陣列式存儲模塊、通訊模塊和可調(diào)配置模塊，并通過通訊模塊與上位機進行數(shù)據(jù)交互。本發(fā)明可實現(xiàn)對于高速圖像傳感器的數(shù)據(jù)捕獲和快速存儲，同時也可廣泛應(yīng)用于有類似需求的高速、高精度、高數(shù)據(jù)率、多通道數(shù)據(jù)采集和存儲應(yīng)用中。
【專利說明】基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，尤其針對高速圖像傳感器的快速數(shù)據(jù)采集存儲領(lǐng)域提供了一種高速、高精度、多通道數(shù)據(jù)采集和快速存儲方案。
【背景技術(shù)】
[0002]采集和存儲高速圖像數(shù)據(jù)在工業(yè)生產(chǎn)、科學(xué)研究以及國防安全領(lǐng)域具有重要意義。但目前常用的使用DSP或MCU控制ADC進行數(shù)據(jù)采集的方案具有以下缺點:
[0003]1、受微處理器指令周期和程控順序執(zhí)行機制的限制，ADC采樣無法滿足高速、精密同步并發(fā)的圖像采集要求；
[0004]2、受微處理器外部接口速率限制，不支持高速串行接口，達到相同數(shù)據(jù)帶寬需要數(shù)目眾多的IO接口 ；
[0005]3、隨著圖像幀速率的提高，數(shù)據(jù)帶寬成倍增長，無法解決高速圖像數(shù)據(jù)的快速存儲問題。
[0006]隨著FPGA技術(shù)的發(fā)展，由于其時鐘頻率高、內(nèi)部延時少、多通道并行執(zhí)行以及控制邏輯直接硬件實現(xiàn)等特性，使得基于FPGA的數(shù)據(jù)采集存儲系統(tǒng)成為設(shè)計趨勢。

【發(fā)明內(nèi)容】

[0007](一 )要解決的技術(shù)問題
[0008]本發(fā)明的目的是為了解決已有技術(shù)中的不足之處，提出一種基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，通過對多通道模擬信號的高速并行采集和圖像數(shù)據(jù)分區(qū)陣列式存儲，實現(xiàn)對高速圖像傳感器信號的快速捕獲和圖像數(shù)據(jù)的快速存儲，同時可在線調(diào)整芯片配置參數(shù)、偏置信號和控制時鐘，完成對高速圖像傳感器幀率、動態(tài)范圍等參數(shù)的調(diào)
難
iF.0
[0009]( 二 )技術(shù)方案
[0010]為達到上述目的，本發(fā)明提供了一種基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，該系統(tǒng)包括信號調(diào)理模塊1、A / D轉(zhuǎn)換模塊2、高速數(shù)據(jù)傳輸模塊3、FPGA控制模塊4、陣列式存儲模塊5、通訊模塊6和可調(diào)配置模塊7，其中，信號調(diào)理模塊1、A / D轉(zhuǎn)換模塊2、高速數(shù)據(jù)傳輸模塊3和FPGA控制模塊4依次連接，F(xiàn)PGA控制模塊4還同時連接于陣列式存儲模塊5、通訊模塊6和可調(diào)配置模塊7，并通過通訊模塊6與上位機進行數(shù)據(jù)交互。
[0011 ] 上述方案中，所述信號調(diào)理模塊I至少包括2個雙通道精密差分放大器，用于對高速圖像傳感器輸出的模擬信號進行單端轉(zhuǎn)差分操作，進而提高信號抗干擾能力以及信號采集精度。所述每個雙通道精密差分放大器分別具有兩個輸入端，每個輸入端分別連接至高速圖像傳感器的一路模擬信號輸出，以將多路模擬的單端信號轉(zhuǎn)換為差分信號，信號放大比率為1: 1，這樣提高了信號抗干擾能力和信號采集精度。[0012]上述方案中，所述A / D轉(zhuǎn)換模塊2至少包括2個雙通道A / D轉(zhuǎn)換器，用于對信號調(diào)理模塊I輸出的差分信號進行模數(shù)轉(zhuǎn)換，其輸入端分別與所述的至少2個雙通道精密差分放大器的模擬信號輸出端相連。所述雙通道A / D轉(zhuǎn)換器內(nèi)置采樣保持電路和參考電壓，時鐘信號由外部輸入，2個A / D轉(zhuǎn)換器同時并行工作；其與FPGA控制模塊通過時鐘CLK、使能OE及控制信號線相連，并受其控制。
[0013]上述方案中，所述高速數(shù)據(jù)傳輸模塊3至少包括2個高速并行-串行轉(zhuǎn)換器，用以將A / D轉(zhuǎn)換器輸出的并行數(shù)據(jù)進行高速串行化，其輸出電平符合LVDS標(biāo)準(zhǔn)，提高了數(shù)據(jù)抗干擾能力及傳輸速率，減少了所需管腳數(shù)目。所述高速數(shù)據(jù)傳輸模塊3的輸入端分別與至少2個雙通道A / D轉(zhuǎn)換器的并行數(shù)據(jù)輸出端相連，將A / D轉(zhuǎn)換器輸出的并行數(shù)據(jù)轉(zhuǎn)化為高速串行數(shù)據(jù)輸出，串行輸出的電平符合LVDS標(biāo)準(zhǔn)。
[0014]上述方案中，所述FPGA控制模塊4至少包括I個高性能FPGA芯片41，用于做數(shù)據(jù)接收、數(shù)據(jù)存儲和讀出、USB讀寫控制、偏置控制、參數(shù)設(shè)置、以及數(shù)據(jù)交互中的指令解析等工作。
[0015]上述方案中，所述FPGA控制模塊4包括數(shù)據(jù)接收整理單元411、數(shù)據(jù)寫入緩存單元412、存儲陣列控制單元413、指令解析單元414、數(shù)據(jù)讀出緩存單元415、USB讀寫控制單元416、偏置控制單元417、參數(shù)配置單元418和時鐘產(chǎn)生單元419，其中:
[0016]數(shù)據(jù)接收整理單元411與高速數(shù)據(jù)傳輸模塊3的輸出端相連接，存儲陣列控制單元413與陣列式存儲模塊5相連接，數(shù)據(jù)接收整理單元411、存儲陣列控制單元413與數(shù)據(jù)寫入緩存單元412、數(shù)據(jù)讀出緩存單元415 —起構(gòu)成圖像數(shù)據(jù)的寫入、讀出通道；
[0017]USB讀寫控制單元416與通訊模塊6相連接，與指令解析模塊、通訊模塊一起組成數(shù)據(jù)交互、指令分析、任務(wù)分配核心；
[0018]偏置控制單元417與可調(diào)偏置輸出模塊7通過SPI接口相連接，用于輸出控制信號，調(diào)節(jié)偏置電壓輸出所需電平，提供給圖像傳感器使之正常工作；
[0019]時鐘產(chǎn)生單元419分別與外部的高速圖像傳感器、A / D轉(zhuǎn)換模塊2、高速數(shù)據(jù)傳輸模塊3的相連接，用于生成時鐘并輸出，以控制圖像傳感器工作幀率、A / D轉(zhuǎn)換速率、數(shù)據(jù)傳輸速率；
[0020]參數(shù)配置單元418與外部的高速圖像傳感器通過SPI接口相連接。
[0021]上述方案中，所述陣列式存儲模塊5與FPGA控制模塊相連接，至少包括第一快速存儲器51和第二快速存儲器52，第一快速存儲器51和第二快速存儲器52的數(shù)據(jù)位寬為64bit，組建雙通道同時讀寫時位寬達128bit，最大工作頻率400MHz下，數(shù)據(jù)帶寬可達
6.25GBps。其受FPGA控制模塊的操作控制，快速存入或讀出高速圖像數(shù)據(jù)。
[0022]上述方案中，所述通訊模塊6包括I個支持USB協(xié)議的微處理器61，用于實現(xiàn)USB協(xié)議的媒介，完成FPGA控制模塊和上位機之間的數(shù)據(jù)交互。所述通訊模塊6與上位機之間通過USB接口進行數(shù)據(jù)交互，與FPGA控制模塊之間通過數(shù)據(jù)總線和控制總線進行數(shù)據(jù)交互。
[0023]上述方案中，所述可調(diào)偏置輸出模塊7至少包括2個可調(diào)模擬電壓輸出單元和I個電壓基準(zhǔn)源，可調(diào)偏置輸出模塊7與FPGA控制模塊經(jīng)SPI接口相連接，并受其控制可調(diào)整數(shù)字電位器阻值，以獲得不同電壓，可調(diào)偏置輸出模塊7的輸出端與圖像傳感器相連接。每個模擬電壓輸出單元由低噪聲運算放大器和精密數(shù)字電位器構(gòu)成，以基準(zhǔn)電壓源做為參考電平，根據(jù)比例放大電路原理實現(xiàn)。
[0024](三)有益效果
[0025]從上述技術(shù)方案中可以看出，本發(fā)明具有以下有益效果:
[0026]a.本發(fā)明提供的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，基于FPGA、陣列式存儲的架構(gòu)，實現(xiàn)了多通道AD的高速、高精度、精確同步并行采集和高數(shù)據(jù)帶寬的快速存儲；
[0027]b.本發(fā)明提供的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，采用了 ‘并行-串行’轉(zhuǎn)換的高速數(shù)據(jù)傳輸設(shè)計，極大減少了 FPGA所需管腳數(shù)目，并提高了傳輸速率和數(shù)據(jù)抗干擾能力；
[0028]c.本發(fā)明提供的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，利用USB接口與上位機通訊，可根據(jù)用戶需求，通過配置工作參數(shù)和調(diào)節(jié)偏置電壓，動態(tài)調(diào)整高速圖像傳感器的幀率、動態(tài)范圍等參數(shù)；
[0029]d.本發(fā)明提供的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，適用于高速圖像傳感器外的各種高速、高精度、高數(shù)據(jù)帶寬、同步多通道模擬量采集和數(shù)據(jù)存儲應(yīng)用。
[0030]e.本發(fā)明可實現(xiàn)對于高速圖像傳感器的數(shù)據(jù)捕獲和快速存儲，同時也可廣泛應(yīng)用于有類似需求的高速、高精度、高數(shù)據(jù)率、多通道數(shù)據(jù)采集和存儲應(yīng)用中。
【專利附圖】

【附圖說明】
[0031]下面結(jié)合附圖及實施例對本發(fā)明作詳細(xì)說明:
[0032]圖1為依照本發(fā)明實施例的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)的示意圖；
[0033]圖2為圖1中FPGA控制模塊的示意圖；
[0034]圖3為依照本發(fā)明實施例的上位機下發(fā)的指令幀的結(jié)構(gòu)示意圖；
[0035]圖4為依照本發(fā)明實施例的上報的圖像數(shù)據(jù)幀的結(jié)構(gòu)示意圖；
[0036]圖5為依照本發(fā)明實施例的實際采集和存儲的圖像序列的示意圖。
【具體實施方式】
[0037]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進一步詳細(xì)說明。
[0038]如圖1所示，圖1為依照本發(fā)明實施例的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)的示意圖，該系統(tǒng)包括信號調(diào)理模塊1、A / D轉(zhuǎn)換模塊2、高速數(shù)據(jù)傳輸模塊3、FPGA控制模塊4、陣列式存儲模塊5、通訊模塊6和可調(diào)配置模塊7，其中，信號調(diào)理模塊1、A / D轉(zhuǎn)換模塊2、高速數(shù)據(jù)傳輸模塊3和FPGA控制模塊4依次連接，F(xiàn)PGA控制模塊4還同時連接于陣列式存儲模塊5、通訊模塊6和可調(diào)配置模塊7，并通過通訊模塊6與上位機進行數(shù)據(jù)交互。
[0039]其中，信號調(diào)理模塊I至少包括2個雙通道精密差分放大器，用于對高速圖像傳感器輸出的模擬信號進行單端轉(zhuǎn)差分操作，進而提高信號抗干擾能力以及信號采集精度。每個雙通道精密差分放大器分別具有兩個輸入端，每個輸入端分別連接至高速圖像傳感器的一路模擬信號輸出，以將多路模擬的單端信號轉(zhuǎn)換為差分信號，信號放大比率為1: 1，這樣提高了信號抗干擾能力和信號采集精度。
[0040]A / D轉(zhuǎn)換模塊2至少包括2個雙通道A / D轉(zhuǎn)換器，用于對信號調(diào)理模塊I輸出的差分信號進行模數(shù)轉(zhuǎn)換，其輸入端分別與所述的至少2個雙通道精密差分放大器的模擬信號輸出端相連。該雙通道A / D轉(zhuǎn)換器內(nèi)置采樣保持電路和參考電壓，時鐘信號由外部輸入，2個A / D轉(zhuǎn)換器同時并行工作。其與FPGA控制模塊通過時鐘CLK、使能OE及控制信號線相連，并受其控制。其中雙通道A / D轉(zhuǎn)換器具有單電源供電、低噪聲、內(nèi)置采樣保持電路及參考電壓等特性，這至少2個高速雙通道A / D轉(zhuǎn)換器在時鐘CLk2和輸出使能OE控制下并行同時采集。
[0041]高速數(shù)據(jù)傳輸模塊3至少包括2個高速并行-串行轉(zhuǎn)換器，用以將A / D轉(zhuǎn)換器輸出的并行數(shù)據(jù)進行高速串行化，其輸出電平符合LVDS標(biāo)準(zhǔn)，提高了數(shù)據(jù)抗干擾能力及傳輸速率，減少了所需管腳數(shù)目。其輸入端分別與上述至少2個雙通道A / D轉(zhuǎn)換器的并行數(shù)據(jù)輸出端相連，將A / D轉(zhuǎn)換器輸出的并行數(shù)據(jù)轉(zhuǎn)化為高速串行數(shù)據(jù)輸出，串行輸出的電平符合LVDS標(biāo)準(zhǔn)。
[0042]FPGA控制模塊4至少包括I個高性能FPGA芯片41，采用Altera公司Stratix III系列芯片，用于做數(shù)據(jù)接收、數(shù)據(jù)存儲和讀出、USB讀寫控制、偏置控制、參數(shù)設(shè)置、以及數(shù)據(jù)交互中的指令解析等工作。該FPGA控制模塊4包括數(shù)據(jù)接收整理單元411、數(shù)據(jù)寫入緩存單元412、存儲陣列控制單元413、指令解析單元414、數(shù)據(jù)讀出緩存單元415、USB讀寫控制單元416、偏置控制單元417、參數(shù)配置單元418和時鐘產(chǎn)生單元419，其中數(shù)據(jù)接收整理單元411與高速數(shù)據(jù)傳輸模塊3的輸出端相連接，存儲陣列控制單元413與陣列式存儲模塊5相連接，數(shù)據(jù)接收整理單元411、存儲陣列控制單元413與數(shù)據(jù)寫入緩存單元412、數(shù)據(jù)讀出緩存單元415 —起構(gòu)成圖像數(shù)據(jù)的寫入、讀出通道。USB讀寫控制單元416與通訊模塊6相連接(經(jīng)數(shù)據(jù)總線、控制總線)，與指令解析模塊414 一起組成數(shù)據(jù)交互、指令分析、任務(wù)分配核心；偏置控制單元417與可調(diào)偏置輸出模塊7通過SPI接口相連接，用于輸出控制信號，調(diào)節(jié)偏置電壓輸出所需電平，提供給圖像傳感器使之正常工作；時鐘產(chǎn)生單元419分別與外部的高速圖像傳感器、A / D轉(zhuǎn)換模塊2、高速數(shù)據(jù)傳輸模塊3的相連接，用于生成時鐘并輸出，以控制圖像傳感器工作幀率、A / D轉(zhuǎn)換速率、數(shù)據(jù)傳輸速率；參數(shù)配置單元418與外部的高速圖像傳感器通過SPI接口相連接。
[0043]陣列式存儲模塊5與FPGA控制模塊相連接，至少包括2個快速數(shù)據(jù)存儲器，即第一快速存儲器51和第二快速存儲器52，DDR2快速存儲器的數(shù)據(jù)位寬為64bit，組建雙通道同時讀寫時位寬達128bit，最大工作頻率400MHz下，數(shù)據(jù)帶寬可達6.25GBps。其受FPGA控制模塊的操作控制，快速存入或讀出高速圖像數(shù)據(jù)。
[0044]通訊模塊6包括I個支持USB協(xié)議的微處理器61,通訊模塊6與上位機之間通過USB接口進行數(shù)據(jù)交互；通訊模塊6與FPGA控制模塊之間通過數(shù)據(jù)總線和控制總線進行數(shù)據(jù)交互。其主要功能是實現(xiàn)USB協(xié)議的媒介，完成FPGA控制模塊和上位機之間的數(shù)據(jù)交互。配置為 Bulk 傳輸模式，巾貞長 512Byte, End Point2 為 Bulk_In 端點；End Point8 為 Bulk_Out端點。
[0045]可調(diào)偏置輸出模塊7至少包括2個可調(diào)模擬電壓輸出單元和I個電壓基準(zhǔn)源，與FPGA控制模塊經(jīng)SPI接口相連接，其輸出端與圖像傳感器相連接。每個模擬電壓輸出單元由低噪聲運算放大器和精密數(shù)字電位器構(gòu)成，以基準(zhǔn)電壓源做為參考電平，根據(jù)‘比例放大電路’原理實現(xiàn)。可調(diào)偏置輸出模塊7與FPGA控制模塊4通過SPI接口相連，并受其控制可調(diào)整數(shù)字電位器阻值，以獲得不同電壓。
[0046]以下結(jié)合圖1所示的實施例對本發(fā)明提供的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)進行詳細(xì)描述，在圖1所示的實施例中:
[0047]信號調(diào)理模塊I包括8個雙通道精密差分放大器(11、12、……、18)，這8個雙通道精密差分放大器是低噪聲、低諧波失真、高帶寬的雙通道精密差分放大器，外部控制轉(zhuǎn)換增益為G=l，每個雙通道精密差分放大器分別具有兩個輸入端，這8個雙通道精密差分放大器共16個輸入端分別連接至高速圖像傳感器的16路模擬信號輸出，以將16路模擬的單端信號轉(zhuǎn)換為差分信號，信號放大比率為1: 1，這樣提高了信號抗干擾能力和信號采集精度。
[0048]A / D轉(zhuǎn)換模塊2包括8個高速雙通道A / D轉(zhuǎn)換器(21、22、……、28)，這8個高速雙通道A / D轉(zhuǎn)換器具有單電源供電、低噪聲、內(nèi)置采樣保持電路及參考電壓等特性，其關(guān)鍵參數(shù)如采樣率計算如下:若圖像傳感器輸出分辨率為HX V，圖像幀率為F幀/秒，即每秒輸出HXVXF個像素點信號，由這8個高速雙通道A / D轉(zhuǎn)換器的16路A / D轉(zhuǎn)換器并行同時采集，也即單路AD理論所需采樣率為:(HXVXF/16)SPS?？紤]到實際輸出圖像幀之問存在冗余時間問隙等因素，選取2~5倍理論采樣率。以分辨率800X600，圖像幀率1000幀/秒輸出計算，實際采用最大65MSPS雙通道14bit模數(shù)轉(zhuǎn)換器，工作時鐘由外部輸入，這8個高速雙通道A / D轉(zhuǎn)換器的輸入端與信號調(diào)理模塊I的16路差分輸出信號相連接。經(jīng)過模數(shù)轉(zhuǎn)換，輸出224通道并行LVCM0S-3.3V電平信號。這8個高速雙通道A / D轉(zhuǎn)換器在時鐘CLk2和輸出使能OE控制下并行同時采集。
[0049]高速數(shù)據(jù)傳輸模塊3包括8個高速并行-串行轉(zhuǎn)換器(31、32、……、38)，這8個高速并行-串行轉(zhuǎn)換器的輸入端與A / D轉(zhuǎn)換模塊3輸出端的224路并行數(shù)據(jù)線相連，按照7:1的壓縮比率輸出(輸出端為LVDS電平，符合TIA / EIA-664標(biāo)準(zhǔn))，即每7bit并行數(shù)據(jù)轉(zhuǎn)換為Ibit高速串行數(shù)據(jù)輸出，串行輸出速度為并行數(shù)據(jù)輸出速率的7倍，故共輸出32對差分?jǐn)?shù)據(jù)線和8對差分時鐘線，極大的減少了管腳數(shù)量，提高了傳輸速率和抗干擾能力。這8個高速并行-串行轉(zhuǎn)換器在CLK3時鐘控制下并行同時傳輸，工作時鐘CLK3參數(shù)計算如下:若圖像傳感器輸出分辨率為:HXV，圖像幀率為:F幀/秒，單個像素A / D轉(zhuǎn)換位數(shù)為:M bits，若壓縮比率為K，則單個串行數(shù)據(jù)通道數(shù)據(jù)速率則為:(HXVXFXM) /32bit / s，則所需輸入時鐘為:(HXVXFXM) / (32XK)Hz。根據(jù)前述數(shù)據(jù)，計算可得單通道數(shù)據(jù)速率為:210Mbps，輸入時鐘為30MHz?？紤]到實際輸出圖像幀之間存在冗余時間間隙等因素，選取2~5倍理論時鐘頻率，實際選擇最高工作頻率66MHz的高速并行-串行轉(zhuǎn)換器。
[0050]FPGA控制模塊4是I個高性能FPGA芯片41，采用Altera公司Stratix III系列芯片，用于做數(shù)據(jù)接收、數(shù)據(jù)存儲和讀出、USB讀寫控制、偏置控制、參數(shù)設(shè)置、以及數(shù)據(jù)交互中的指令解析等工作，后續(xù)詳細(xì)說明。
[0051]陣列式存儲模5包括至少2個DDR2快速存儲器，即第一快速存儲器51和第二快速存儲器52，DDR2快速存儲器的數(shù)據(jù)位寬為64bit，組建雙通道同時讀寫時位寬達128bit，最大工作頻率400MHz下，數(shù)據(jù)帶寬可達6.25GBps。其受FPGA控制模塊的操作控制，快速存入或讀出高速圖像數(shù)據(jù)。[0052]通訊模塊6包括I個支持USB協(xié)議的微處理器61,通訊模塊6與上位機之間通過USB接口連接；通訊模塊6與FPGA控制模塊之間通過數(shù)據(jù)總線和控制總線相連。其主要功能是實現(xiàn)USB協(xié)議的媒介，完成FPGA控制模塊和上位機之間的數(shù)據(jù)交互。配置為Bulk傳輸模式，幀長 512Byte, End Point2 為 Bulk_In 端點；End Point8 為 Bulk_0ut 端點。
[0053]可調(diào)偏置輸出模塊7包括10個模擬電壓輸出單元(71、72、……、710)，以及I個基準(zhǔn)電壓源711。每個模擬電壓輸出單元由低噪聲運算放大器和精密數(shù)字電位器構(gòu)成，以基準(zhǔn)電壓源711做為參考電平，根據(jù)‘比例放大電路’原理實現(xiàn)。其與FPGA控制模塊4通過SPI接口相連，并受其控制可調(diào)整數(shù)字電位器阻值，以獲得不同電壓，輸出圖像傳感器工作所需偏置電壓。
[0054]FPGA控制模塊4是設(shè)計重點，以下詳細(xì)說明其內(nèi)部實現(xiàn)。如圖2所示:
[0055]FPGA控制模塊4是I個高性能FPGA芯片41，實際設(shè)計中在FPGA芯片內(nèi)部又設(shè)置了 9個功能單元，即如圖2中所示的數(shù)據(jù)接收整理單元411、數(shù)據(jù)寫入緩存單元412、存儲陣列控制單元413、指令解析單元414、數(shù)據(jù)讀出緩存單元415、USB讀寫控制單元416、偏置控制單元417、參數(shù)配置單元418和時鐘產(chǎn)生單元419。
[0056]系統(tǒng)工作時由指令解析單元414、USB讀寫控制單元416及通訊模塊6組成USB數(shù)據(jù)交互通路。數(shù)據(jù)下行時，上位機整理創(chuàng)建指令幀，封裝為USB幀結(jié)構(gòu)后經(jīng)USB總線傳輸至通訊模塊6，通訊模塊6根據(jù)USB協(xié)議解析后獲得有效指令數(shù)據(jù)，由USB讀寫控制單元416讀取，并最終交指令解析單元414分析指令并執(zhí)行。數(shù)據(jù)上行時，指令解析單元414從數(shù)據(jù)讀出緩存單元415讀取相應(yīng)數(shù)據(jù)，經(jīng)USB讀寫控制單元416和通訊模塊6，完成數(shù)據(jù)幀格式封裝后，經(jīng)USB總線上傳至上位機。
[0057]當(dāng)指令解析單元414接收到“配置”命令和配置參數(shù)時，控制偏置控制單元417、參數(shù)配置單元418及時鐘產(chǎn)生單元419執(zhí)行相應(yīng)操作,具體包括:
[0058]a、通過SPI接口控制各數(shù)字電位器，使可調(diào)偏置輸出模塊7輸出適當(dāng)電壓信號；
[0059]b、通過SPI接口下載高速圖像傳感器工作參數(shù)；
[0060]C、根據(jù)當(dāng)前圖像傳感器工作參數(shù)計算CLK1，CLK2，CLK3時鐘周期并輸出。
[0061]當(dāng)指令解析單元414接收到開始“采集”指令時，其啟動數(shù)據(jù)接收整理單元411開始接收數(shù)據(jù)。其輸入端與高速數(shù)據(jù)傳輸模塊3的輸出端32路串行數(shù)據(jù)通道相連，以I通道差分時鐘為同步時鐘基準(zhǔn)。設(shè)計時，32路串行差分通道和8路差分時鐘通道應(yīng)保持等長，根據(jù)需求選擇8通道差分時鐘任意I通道即可。該單元輸出端恢復(fù)為256路并行數(shù)據(jù)端口(注:16通道數(shù)據(jù)，每通道16bit數(shù)據(jù)，其中14bit有效數(shù)據(jù)，最高2位固定為O)寫入數(shù)據(jù)寫入緩存412。經(jīng)過存儲陣列控制單元413讀取后，按照DDR2時序，分2個區(qū)域分別寫入陣列式存儲模塊5中的第一快速存儲器51和第二快速存儲器52，實現(xiàn)圖像數(shù)據(jù)的獲取和快速存儲。數(shù)據(jù)‘寫滿’后，413存儲陣列控制模塊自動掛起，并通知414指令解析模塊不再處理“米集”指令。
[0062]當(dāng)414指令解析單元接收到圖像數(shù)據(jù)“上報”指令時，其復(fù)位413存儲陣列控制單元中的地址指針，并啟動其從5陣列式存儲模塊中讀取數(shù)據(jù)。每次從第一快速存儲器51和第二快速存儲器52各讀取64bit數(shù)據(jù)，重新組成128bit數(shù)據(jù)寫入數(shù)據(jù)讀出緩存415。其中每幀數(shù)據(jù)共讀取31次‘?dāng)?shù)據(jù)讀出緩存’，組成248個16bit型圖像數(shù)據(jù)。每讀出496Byte數(shù)據(jù)，指令解析單元414填寫好同步幀頭、圖像幀號、幀內(nèi)數(shù)據(jù)包號，組成圖像數(shù)據(jù)幀，通過USB讀寫控制單元416和通訊模塊6，最終上報至上位機。數(shù)據(jù)‘讀空’后，存儲陣列控制模塊413自動‘掛起’，并通知指令解析單元414讀取完畢。
[0063]上位機下發(fā)的指令巾貞結(jié)構(gòu)如圖3所示，因Bulk傳輸模式下設(shè)定最小巾貞長512Byte,未使用的部分填O;
[0064]上報的圖像數(shù)據(jù)幀結(jié)構(gòu)如圖4所示，同樣最小幀長為512Byte。
[0065]圖5為采用本發(fā)明，實際采集和存儲的圖像序列(刺破裝滿水的氣球前后時刻圖像)，實際幀率1000幀/秒，分辨率800X600，14bit灰度級(實際顯示采用8bit)，順序選取前后4張圖像。
[0066]以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，該系統(tǒng)包括信號調(diào)理模塊(I)、A / D轉(zhuǎn)換模塊(2)、高速數(shù)據(jù)傳輸模塊(3)、FPGA控制模塊(4)、陣列式存儲模塊(5)、通訊模塊(6)和可調(diào)配置模塊(7)，其中，信號調(diào)理模塊(1)、A / D轉(zhuǎn)換模塊(2)、高速數(shù)據(jù)傳輸模塊(3)和FPGA控制模塊(4)依次連接，F(xiàn)PGA控制模塊(4)還同時連接于陣列式存儲模塊(5)、通訊模塊(6)和可調(diào)配置模塊(7)，并通過通訊模塊(6)與上位機進行數(shù)據(jù)交互。
2.根據(jù)權(quán)利要求1所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述信號調(diào)理模塊(I)至少包括2個雙通道精密差分放大器，用于對高速圖像傳感器輸出的模擬信號進行單端轉(zhuǎn)差分操作，進而提高信號抗干擾能力以及信號采集精度。
3.根據(jù)權(quán)利要求2所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述每個雙通道精密差分放大器分別具有兩個輸入端，每個輸入端分別連接至高速圖像傳感器的一路模擬信號輸出，以將多路模擬的單端信號轉(zhuǎn)換為差分信號，信號放大比率為1: 1，以提高信號抗干擾能力和信號采集精度。
4.根據(jù)權(quán)利要求1所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述A / D轉(zhuǎn)換模塊(2)至少包括2個雙通道A / D轉(zhuǎn)換器，用于對信號調(diào)理模塊(I)輸出的差分信號進行模數(shù)轉(zhuǎn)換，其輸入端分別與所述的至少2個雙通道精密差分放大器的模擬信號輸出端相連。
5.根據(jù)權(quán)利要求4所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述雙通道A / D轉(zhuǎn)換器內(nèi)置采樣保持電路和參考電壓，時鐘信號由外部輸入，2個A /D轉(zhuǎn)換器同時并行工作；其與FPGA控制模塊通過時鐘CLK、使能OE及控制信號線相連，并受其控制。
6.根據(jù)權(quán)利要求1所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述高速數(shù)據(jù)傳輸模塊(3)至少包括2個高速并行-串行轉(zhuǎn)換器，用以將A / D轉(zhuǎn)換器輸出的并行數(shù)據(jù)進行高速串行化，其輸出電平符合LVDS標(biāo)準(zhǔn)，提高數(shù)據(jù)抗干擾能力及傳輸速率，減少所需管腳數(shù)目。
7.根據(jù)權(quán)利要求6所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述高速數(shù)據(jù)傳輸模塊(3)的輸入端分別與至少2個雙通道A / D轉(zhuǎn)換器的并行數(shù)據(jù)輸出端相連，將A / D轉(zhuǎn)換器輸出的并行數(shù)據(jù)轉(zhuǎn)化為高速串行數(shù)據(jù)輸出，串行輸出的電平符合LVDS標(biāo)準(zhǔn)。
8.根據(jù)權(quán)利要求1所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述FPGA控制模塊(4)至少包括I個高性能FPGA芯片41，用于做數(shù)據(jù)接收、數(shù)據(jù)存儲和讀出、USB讀寫控制、偏置控制、參數(shù)設(shè)置、以及數(shù)據(jù)交互中的指令解析等工作。
9.根據(jù)權(quán)利要求8所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述FPGA控制模塊(4)包括數(shù)據(jù)接收整理單元(411)、數(shù)據(jù)寫入緩存單元(412)、存儲陣列控制單元(413)、指令解析單元(414)、數(shù)據(jù)讀出緩存單元(415)、USB讀寫控制單元(416)、偏置控制單元(417)、參數(shù)配置單元(418)和時鐘產(chǎn)生單元(419)，其中: 數(shù)據(jù)接收整理單元(411)與高速數(shù)據(jù)傳輸模塊(3)的輸出端相連接，存儲陣列控制單元(413)與陣列式存儲模塊(5)相連接，數(shù)據(jù)接收整理單元(411)、存儲陣列控制單元(413)與數(shù)據(jù)寫入緩存單元(412)、數(shù)據(jù)讀出緩存單元(415) —起構(gòu)成圖像數(shù)據(jù)的寫入、讀出通道； USB讀寫控制單元(416)與通訊模塊(6)相連接，與指令解析模塊、通訊模塊一起組成數(shù)據(jù)交互、指令分析、任務(wù)分配核心； 偏置控制單元(417)與可調(diào)偏置輸出模塊(7)通過SPI接口相連接，用于輸出控制信號，調(diào)節(jié)偏置電壓輸出所需電平，提供給圖像傳感器使之正常工作； 時鐘產(chǎn)生單元(419)分別與外部的高速圖像傳感器、A / D轉(zhuǎn)換模塊(2)、高速數(shù)據(jù)傳輸模塊(3)的相連接，用于生成時鐘并輸出，以控制圖像傳感器工作幀率、A / D轉(zhuǎn)換速率、數(shù)據(jù)傳輸速率； 參數(shù)配置單元(418)與外部的高速圖像傳感器通過SPI接口相連接。
10.根據(jù)權(quán)利要求1所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述陣列式存儲模塊(5)與FPGA控制模塊相連接，至少包括第一快速存儲器(51)和第二快速存儲器(52)，第一快速存儲器(51)和第二快速存儲器(52)的數(shù)據(jù)位寬為64bit，組建雙通道同時讀寫時位寬為128bit，在最大工作頻率400MHz下，數(shù)據(jù)帶寬為6.25GBps ；其受FPGA控制模塊的操作控制，快速存入或讀出高速圖像數(shù)據(jù)。
11.根據(jù)權(quán)利要求1所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述通訊模塊(6)包括I個支持USB協(xié)議的微處理器(61)，用于實現(xiàn)USB協(xié)議的媒介，完成FPGA控制模塊和上位機之間的數(shù)據(jù)交互。
12.根據(jù)權(quán)利要求11所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述通訊模塊(6)與上位機之問通過USB接口進行數(shù)據(jù)交互，與FPGA控制模塊之間通過數(shù)據(jù)總線和控制總線進行數(shù)據(jù)交互。
13.根據(jù)權(quán)利要求1所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述可調(diào)偏置輸出模塊(7)至少包括2個可調(diào)模擬電壓輸出單元和I個電壓基準(zhǔn)源，可調(diào)偏置輸出模塊(7)與FPGA控制模塊經(jīng)SPI接口相連接，并受其控制可調(diào)整數(shù)字電位器阻值，以獲得不同電壓，可調(diào)偏置輸出模塊⑵的輸出端與圖像傳感器相連接。
14.根據(jù)權(quán)利要求13所述的基于FPGA的多通道高速圖像數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，每個模擬電壓輸出單元由低噪聲運算放大器和精密數(shù)字電位器構(gòu)成，以基準(zhǔn)電壓源做為參考電平，根據(jù)比例放大電路原理實現(xiàn)。
【文檔編號】H04N5/378GK103647913SQ201310722116
【公開日】2014年3月19日 申請日期:2013年12月24日 優(yōu)先權(quán)日:2013年12月24日
【發(fā)明者】秦琦, 吳南健, 曹中祥, 周楊帆 申請人:中國科學(xué)院半導(dǎo)體研究所