基于fpga的數(shù)據(jù)采集和存儲系統(tǒng)的制作方法
【專利摘要】本實(shí)用新型公開了一種基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)，包括采集模塊以及與所述采集模塊連接的存儲模塊，所述采集模塊包括兩路數(shù)據(jù)輸出端口、用于將所述數(shù)字信號分兩路交替輸出，所述存儲模塊包括選通單元和先進(jìn)先出單元，所述選通單元與所述采集模塊及所述先進(jìn)先出單元連接、用于依次選通兩路所述數(shù)據(jù)輸出端口以實(shí)現(xiàn)將穩(wěn)定的所述數(shù)字信號存入所述先進(jìn)先出單元。與現(xiàn)有技術(shù)相比，由于選通單元可以依次選通輸出數(shù)字信號穩(wěn)定的數(shù)據(jù)輸出端口并將該數(shù)據(jù)輸出端口輸出的數(shù)字信號的存入先進(jìn)先出單元，從而實(shí)現(xiàn)了在每一個(gè)時(shí)鐘沿存入的數(shù)字信號均是穩(wěn)定的，避免了競爭冒險(xiǎn)現(xiàn)象，提高了采樣質(zhì)量。
【專利說明】基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及數(shù)據(jù)存儲【技術(shù)領(lǐng)域】，更具體地涉及一種基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)。
【背景技術(shù)】
[0002]目前，數(shù)據(jù)采集技術(shù)進(jìn)入到越來越多的領(lǐng)域，已廣泛應(yīng)用于通信，圖像處理，軍事應(yīng)用，消費(fèi)電子，智能控制等方面。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)一般都是采用單片機(jī)作為處理器，控制A / D轉(zhuǎn)換器，存儲器及其他外圍電路的工作。這種方式的優(yōu)點(diǎn)是系統(tǒng)的工作基本都是用單片機(jī)來完成，實(shí)現(xiàn)起來較為方便，只需對處理器進(jìn)行編程即可。然而隨著數(shù)據(jù)采集進(jìn)入的領(lǐng)域越來越復(fù)雜，對數(shù)據(jù)采集的速度和深度都有了更高的要求。傳統(tǒng)的單片機(jī)由于時(shí)鐘頻率較低，外設(shè)速度慢等缺點(diǎn)已經(jīng)大大的限制了數(shù)據(jù)采集的速度和性能。而FPGA與單片機(jī)相比,有著頻率高，內(nèi)部延時(shí)小，內(nèi)部存儲容量大等優(yōu)點(diǎn)，比單片機(jī)更適應(yīng)與高速數(shù)據(jù)采集的場合。因此，人們提出了一種基于FPGA來實(shí)現(xiàn)高速數(shù)據(jù)采集的方法。
[0003]然而，基于FPGA來實(shí)現(xiàn)高速數(shù)據(jù)采集的方法中由于各種因素可能導(dǎo)致競爭冒險(xiǎn)現(xiàn)象，如信號在FPGA器件內(nèi)部通過連線和邏輯單元時(shí)產(chǎn)生的延時(shí)、信號的高低電平轉(zhuǎn)換需要一定的過渡時(shí)間等都可能導(dǎo)致競爭冒險(xiǎn)現(xiàn)象，嚴(yán)重影響采樣結(jié)果。
[0004]因此，急需一種基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)來克服上述缺陷。
實(shí)用新型內(nèi)容
[0005]本實(shí)用新型的目的是提供一種基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)，以避免數(shù)據(jù)采集和存儲過程中產(chǎn)生的競爭冒險(xiǎn)現(xiàn)象，提高采樣質(zhì)量。
[0006]為實(shí)現(xiàn)上述目的，本實(shí)用新型提供了一種基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)，包括采集模塊和存儲模塊，采集模塊用于對外部模擬信號進(jìn)行模數(shù)轉(zhuǎn)換以得到數(shù)字信號，存儲模塊與所述采集模塊連接、用于將采集到的數(shù)字信號進(jìn)行存儲，其中所述采集模塊包括兩路數(shù)據(jù)輸出端口、用于將所述數(shù)字信號分兩路交替輸出，所述存儲模塊包括選通單元和先進(jìn)先出單元，所述選通單元與所述采集模塊及所述先進(jìn)先出單元連接、用于依次選通兩路所述數(shù)據(jù)輸出端口以實(shí)現(xiàn)將穩(wěn)定的所述數(shù)字信號存入所述先進(jìn)先出單元。
[0007]與現(xiàn)有技術(shù)相比，本實(shí)用新型基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)中，采集模塊通過兩路數(shù)據(jù)輸出端口將采集得到的數(shù)字信號分兩路交替輸出，而選通單元會依次選通兩路數(shù)據(jù)輸出端口，由于選通單元可以依次選通輸出數(shù)字信號穩(wěn)定的數(shù)據(jù)輸出端口并將該數(shù)據(jù)輸出端口輸出的數(shù)字信號存入先進(jìn)先出單元，從而實(shí)現(xiàn)了在每一個(gè)時(shí)鐘沿存入的數(shù)字信號均是穩(wěn)定的，避免了競爭冒險(xiǎn)現(xiàn)象，提高了采樣質(zhì)量。
[0008]較佳地，所述采集模塊包括模數(shù)轉(zhuǎn)換芯片Ul，所述模數(shù)轉(zhuǎn)換芯片Ul的腳39與外部模擬信號連接，所述模數(shù)轉(zhuǎn)換芯片Ul的腳I與時(shí)鐘信號連接，所述模數(shù)轉(zhuǎn)換芯片Ul的腳7至腳14為一路數(shù)據(jù)輸出端口 ADC1A，所述模數(shù)轉(zhuǎn)換芯片Ul的腳19至腳26為另一路數(shù)據(jù)輸出端口 ADC1B，所述數(shù)據(jù)輸出端口 ADClA和所述數(shù)據(jù)輸出端口 ADClB與所述選通單元連接。[0009]較佳地，所述選通單元包括端口選擇芯片U2和數(shù)據(jù)選擇芯片U3，所述端口選擇芯片U2的腳I與所述時(shí)鐘信號連接，所述端口選擇芯片U2的腳2與所述模數(shù)轉(zhuǎn)換芯片Ul的腳17連接，所述端口選擇芯片U2的腳3與所述數(shù)據(jù)選擇芯片U3的腳sel連接，所述數(shù)據(jù)選擇芯片U3的腳a與所述數(shù)據(jù)輸出端口 ADClA連接，所述數(shù)據(jù)選擇芯片U3的腳b與所述數(shù)據(jù)輸出端口 ADClB連接，所述數(shù)據(jù)選擇芯片U3的腳out與所述先進(jìn)先出單元連接，所述端口選擇芯片U2通過判斷所述模數(shù)轉(zhuǎn)換芯片Ul的腳17的輸出電平進(jìn)而控制所述數(shù)據(jù)選擇芯片U3輸出所述數(shù)據(jù)輸出端口 ADClA或所述數(shù)據(jù)輸出端口 ADClB的輸出的所述數(shù)字信號。
[0010]較佳地，所述先進(jìn)先出單元包括存儲芯片U4，所述存儲芯片U4的腳data與所述數(shù)據(jù)選擇芯片U3的腳out連接,所述存儲芯片U4的腳wrclk與所述時(shí)鐘信號連接,所述存儲芯片U4在所述時(shí)鐘信號的控制下寫入由所述數(shù)據(jù)選擇芯片U3的腳out輸出的數(shù)字信號。
[0011]較佳地，所述存儲芯片U4的存儲容量為2048字節(jié)。
[0012]較佳地,所述存儲芯片U4的腳wrfull與腳wrreq相連接以實(shí)現(xiàn)在存儲芯片U4寫滿溢出時(shí)停止寫入數(shù)據(jù)。
[0013]通過以下的描述并結(jié)合附圖，本實(shí)用新型將變得更加清晰，這些附圖用于解釋本實(shí)用新型的實(shí)施例。
【專利附圖】

【附圖說明】
[0014]圖1為本實(shí)用新型基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)一實(shí)施例的結(jié)構(gòu)框圖。
[0015]圖2為圖1的電路原理圖。
[0016]圖3為圖1中采集模塊的電路圖。
[0017]圖4為圖1中選通單元和先進(jìn)先出單元的電路圖。
[0018]圖5為圖1中采集模塊的時(shí)序圖。
【具體實(shí)施方式】
[0019]現(xiàn)在參考附圖描述本實(shí)用新型的實(shí)施例，附圖中類似的元件標(biāo)號代表類似的元件。
[0020]請參考圖1，描述了本實(shí)用新型基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)一實(shí)施例的結(jié)構(gòu)框圖。如圖1所示，基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)100包括采集模塊11和存儲模塊13，其中采集模塊11包括兩路數(shù)據(jù)輸出端口，存儲模塊13包括選通單元131和先進(jìn)先出單元133。采集模塊11與選通單元131連接、用于接收外部模擬信號，在時(shí)鐘信號的控制下對外部模擬信號進(jìn)行模數(shù)轉(zhuǎn)換后將得到的數(shù)字信號從兩路數(shù)據(jù)輸出端口分兩路交替輸出至選通單元131 ;選通單元131與先進(jìn)先出單元133連接，用于依次選通兩路數(shù)據(jù)輸出端口以實(shí)現(xiàn)將穩(wěn)定的數(shù)字信號存入先進(jìn)先出單元133。
[0021]請參考圖2，為本實(shí)用新型基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)的電路原理圖。如圖2所示，采集模塊11包括模數(shù)轉(zhuǎn)換芯片U1，選通單元131包括端口選擇芯片U2和數(shù)據(jù)選擇芯片U3，先進(jìn)先出單元133包括存儲芯片U4，模數(shù)轉(zhuǎn)換芯片Ul的腳I (即腳CLK+)、端口選擇芯片U2的腳I以及存儲芯片U4的腳wrclk均接時(shí)鐘信號ADCl_CLK_p，模數(shù)轉(zhuǎn)換芯片Ul的腳39(即腳VIN)接外部模擬信號，模數(shù)轉(zhuǎn)換芯片Ul的兩路數(shù)據(jù)輸出端口 ADClA和ADClB分別接數(shù)據(jù)選擇芯片U3的腳a和腳b，端口選擇芯片U2的腳2與模數(shù)轉(zhuǎn)換芯片Ul的腳17(即腳DCO+)連接，端口選擇芯片U2的腳3與數(shù)據(jù)選擇芯片U3的腳sel連接，數(shù)據(jù)選擇芯片U3的腳out與存儲芯片U4的腳data連接。
[0022]工作時(shí)，在時(shí)鐘信號ADCl_CLK_p的控制下，模數(shù)轉(zhuǎn)換芯片Ul對外部模擬信號進(jìn)行模數(shù)轉(zhuǎn)換得到數(shù)字信號，然后從兩路數(shù)據(jù)輸出端口輸出至數(shù)據(jù)選擇芯片U3，端口選擇芯片U2通過判斷模數(shù)轉(zhuǎn)換芯片Ul的腳17輸出電平的高低進(jìn)而控制數(shù)據(jù)選擇芯片U3將數(shù)據(jù)輸出端口 ADClA或ADClB的數(shù)據(jù)存入存儲芯片U4。
[0023]請參考圖3，為圖1中采集模塊11的電路圖。如圖3所示，采集模塊11包括模數(shù)轉(zhuǎn)換芯片U1、電阻R1、電阻R2、電阻R3以及電容Cl、C2、C3、C4、C5、C7、C8、C9、C10。其中模數(shù)轉(zhuǎn)換芯片Ul的腳39為外部模擬信號輸入端、用于接收外部模擬信號，模數(shù)轉(zhuǎn)換芯片Ul的腳I (即采樣時(shí)鐘CLK+輸入端)通過電阻R4與時(shí)鐘信號ADCl_CLK_p連接，模數(shù)轉(zhuǎn)換芯片Ul有兩路8位數(shù)據(jù)輸出端口，其中模數(shù)轉(zhuǎn)換芯片Ul的腳7、8、9、10、11、12、13及腳14為一路數(shù)據(jù)輸出端口 ADC1A，模數(shù)轉(zhuǎn)換芯片Ul的腳19、20、21、22、23、24、25及腳26為另一路數(shù)據(jù)輸出端口 ADC1B，模數(shù)轉(zhuǎn)換芯片Ul的腳2與電容C7的一端連接，電容C7的另一端接模擬地AGND，模數(shù)轉(zhuǎn)換芯片Ul的腳3與電容C8及電源+3.3V_ADC連接，電容C8的另一端與模擬地AGND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳4、6分別與模擬地AGND和數(shù)字地D_GND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳5與電容C9和電容ClO并聯(lián)后的一端及電源VDD3.3V連接，電容C9和電容ClO并聯(lián)后的另一端與數(shù)字地D_GND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳15及27與數(shù)字地D_GND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳17與選通單元131連接、選通單元131通過判斷腳17的輸出電平可以得到模數(shù)轉(zhuǎn)換芯片Ul的兩路數(shù)據(jù)輸出端口具體為哪一路輸出數(shù)據(jù)，模數(shù)轉(zhuǎn)換芯片Ul的腳18與電源VDD3.3V連接，模數(shù)轉(zhuǎn)換芯片Ul的腳28與電阻Rl及電阻R2的一端均連接，電阻Rl的另一端與電源VDD3.3V連接，電阻R2的另一端與數(shù)字地D_GND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳30、31與電源+3.3V_ADC連接，模數(shù)轉(zhuǎn)換芯片Ul的腳32、33與模擬地AGND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳34與電容Cl和電容C2并聯(lián)后的一端連接，電容Cl和電容C2并聯(lián)后的另一端與模擬地AGND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳35、37及40與模擬地AGND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳36通過電容C3與模擬地AGND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳38通過電容C4與模擬地AGND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳41、42、43連接在一起且與電容C5的一端及電源+3.3V_ADC連接，電容C5的另一端與模擬地AGND連接，模數(shù)轉(zhuǎn)換芯片Ul的腳44通過電阻R3與模擬地AGND連接。
[0024]工作時(shí)，在時(shí)鐘信號ADCl_CLK_p的控制下，模數(shù)轉(zhuǎn)換芯片Ul對外部模擬信號進(jìn)行采樣處理從而得到數(shù)字信號，并將數(shù)字信號從數(shù)據(jù)輸出端口分兩路輸出，具體如:當(dāng)時(shí)鐘信號ADCl_CLK_p的上升沿到來時(shí)，模數(shù)轉(zhuǎn)換芯片Ul對該時(shí)刻外部模擬信號的信號值(記為第N點(diǎn))進(jìn)行采樣量化編碼，并于8個(gè)脈沖之后從一路數(shù)據(jù)輸出端口(如數(shù)據(jù)輸出端口 ADC1A)輸出至數(shù)據(jù)選擇芯片U3，當(dāng)下一個(gè)時(shí)鐘信號上升沿到來后，再對下一個(gè)時(shí)刻外部模擬信號的信號值(記為第N+1點(diǎn))進(jìn)行采樣量化編碼，同樣于8個(gè)脈沖之后從另一路數(shù)據(jù)輸出端口(如數(shù)據(jù)輸出端口 ADClB)輸出至數(shù)據(jù)選擇芯片U3。
[0025]本實(shí)施例中模數(shù)轉(zhuǎn)換芯片Ul具體為AD_9481，電阻Rl為IK Ω，電阻R2為2K Ω，電阻R3為IK Ω。
[0026]請參考圖5，為模數(shù)轉(zhuǎn)換芯片AD_9481的時(shí)序圖，圖5中所示VIN即為模數(shù)轉(zhuǎn)換芯片AD_9481采集的外部模擬信號，CLK+為模數(shù)轉(zhuǎn)換芯片AD_9481的采樣時(shí)鐘(即時(shí)鐘信號ADCl_CLK_p)，其中采樣時(shí)鐘的高電平時(shí)間是tEH，低電平時(shí)間是tEL，采樣時(shí)鐘周期為I/fs，DS+為采樣使能信號，當(dāng)DS+為低電平時(shí)，經(jīng)過8個(gè)時(shí)鐘周期后，在數(shù)據(jù)輸出端口 PORT A(即數(shù)據(jù)輸出端口 ADClA)和PORT B (即數(shù)據(jù)輸出端口 ADC1B)將會輸出進(jìn)行模數(shù)轉(zhuǎn)換后得到的數(shù)字信號，DCO+為輸出信號標(biāo)志位，其頻率為CLK+頻率的一半。如圖5所示，當(dāng)時(shí)鐘信號ADCl_CLK_p到達(dá)上升沿(如圖5中“上升沿η”)時(shí)，每經(jīng)過約tPD時(shí)間的傳播延時(shí)后，數(shù)據(jù)輸出端口 PORT A就會輸出進(jìn)行模數(shù)轉(zhuǎn)換后得到的數(shù)字信號，其中tPD的最大值為5.4ns,由于AD_9481的時(shí)鐘信號與端口選擇芯片U2以及先進(jìn)先出單元133的時(shí)鐘信號均為同一個(gè)時(shí)鐘信號(ADCl_CLK_p)，所以此刻如果將數(shù)據(jù)輸出端口 PORT A的數(shù)據(jù)直接寫進(jìn)先進(jìn)先出單元133里，就有可能產(chǎn)生競爭冒險(xiǎn)行為，因?yàn)樵跁r(shí)鐘信號的上升沿η這一時(shí)刻，數(shù)據(jù)輸出端口 PORTA上的數(shù)據(jù)是不穩(wěn)定的。為了避免競爭冒險(xiǎn)，可以將數(shù)據(jù)輸出端口 PORTB輸出的數(shù)據(jù)存入先進(jìn)先出單元133，之后，在時(shí)鐘信號的下一個(gè)上升沿(上升沿η+1)，再將數(shù)據(jù)輸出端口 PORT A的數(shù)據(jù)存入先進(jìn)先出單元133，在下下個(gè)上升沿(上升沿n+2)，將數(shù)據(jù)輸出端口 PORT B的數(shù)據(jù)存入先進(jìn)先出單元133，實(shí)現(xiàn)交替存儲兩個(gè)數(shù)據(jù)輸出端口的輸出數(shù)據(jù)，避免競爭冒險(xiǎn)現(xiàn)象。
[0027]請參考圖4，為圖1中選通單元131和先進(jìn)先出單元133的電路圖。如圖4所示，選通單元131包括端口選擇芯片U2和數(shù)據(jù)選擇芯片U3，端口選擇芯片U2的腳I與時(shí)鐘信號ADCl_CLK_p連接，端口選擇芯片U2的腳2與模數(shù)轉(zhuǎn)換芯片Ul的腳17連接，端口選擇芯片U2的輸出腳3與數(shù)據(jù)選擇芯片U3的腳sel連接、用于控制數(shù)據(jù)選擇芯片U3的輸出，數(shù)據(jù)選擇芯片U3的腳a與數(shù)據(jù)輸出端口 ADClA連接、用于接收模數(shù)轉(zhuǎn)換芯片Ul的一路8位輸出數(shù)據(jù)，數(shù)據(jù)選擇芯片U3的腳b與數(shù)據(jù)輸出端口 ADClB連接、用于接收模數(shù)轉(zhuǎn)換芯片Ul的另一路8位輸出數(shù)據(jù)，數(shù)據(jù)選擇芯片U3的腳out與先進(jìn)先出單元133連接、用于在端口選擇芯片U2的控制下將從腳a或腳b輸入的8位數(shù)據(jù)輸出至先進(jìn)先出單元133，其中數(shù)據(jù)選擇芯片U3具體為二選一數(shù)據(jù)選擇器。
[0028]工作時(shí)，端口選擇芯片U2通過判斷模數(shù)轉(zhuǎn)換芯片Ul的腳17輸出電平的高低來控制數(shù)據(jù)選擇芯片U3選擇哪一路數(shù)據(jù)輸出至先進(jìn)先出單元133，具體為:在時(shí)鐘信號ADC1_CLK_p的下降沿，若模數(shù)轉(zhuǎn)換芯片Ul的腳17輸出的方波DCO+為低電平，則在與該下降沿相鄰的下一個(gè)上升沿(上升沿n)，把數(shù)據(jù)輸出端口 PORTB的數(shù)據(jù)輸出至數(shù)據(jù)選擇芯片U3，同時(shí)端口選擇芯片U2控制數(shù)據(jù)選擇芯片U3的腳b選通，使數(shù)據(jù)選擇芯片U3將數(shù)據(jù)輸出端口PORT B的數(shù)據(jù)存入先進(jìn)先出單元133，然后在下一個(gè)上升沿(上升沿n+1)，將數(shù)據(jù)輸出端口PORT A的數(shù)據(jù)輸出至數(shù)據(jù)選擇芯片U3，同時(shí)端口選擇芯片U2控制數(shù)據(jù)選擇芯片U3的腳a選通，使數(shù)據(jù)選擇芯片U3將數(shù)據(jù)輸出端口 PORT A的數(shù)據(jù)存入先進(jìn)先出單元133，同理，在下下個(gè)上升沿(上升沿n+2)，將數(shù)據(jù)輸出端口 PORT B的數(shù)據(jù)輸出至數(shù)據(jù)選擇芯片U3，實(shí)現(xiàn)了交替存儲兩個(gè)數(shù)據(jù)輸出端口的輸出數(shù)據(jù)，避免了競爭冒險(xiǎn)。
[0029]實(shí)現(xiàn)程序簡列如下:
[0030]
【權(quán)利要求】
1.一種基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)，包括用于對外部模擬信號進(jìn)行模數(shù)轉(zhuǎn)換以得到數(shù)字信號的采集模塊以及與所述采集模塊連接、用于將采集到的數(shù)字信號進(jìn)行存儲的存儲模塊，其特征在于，所述采集模塊包括兩路數(shù)據(jù)輸出端口、用于將所述數(shù)字信號分兩路交替輸出，所述存儲模塊包括選通單元和先進(jìn)先出單元，所述選通單元與所述采集模塊及所述先進(jìn)先出單元連接、用于依次選通兩路所述數(shù)據(jù)輸出端口以實(shí)現(xiàn)將穩(wěn)定的所述數(shù)字信號存入所述先進(jìn)先出單元。
2.如權(quán)利要求1所述的基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述采集模塊包括模數(shù)轉(zhuǎn)換芯片U1，所述模數(shù)轉(zhuǎn)換芯片Ul的腳39與外部模擬信號連接，所述模數(shù)轉(zhuǎn)換芯片Ul的腳I與時(shí)鐘信號連接，所述模數(shù)轉(zhuǎn)換芯片Ul的腳7至腳14為一路數(shù)據(jù)輸出端口ADC1A，所述模數(shù)轉(zhuǎn)換芯片Ul的腳19至腳26為另一路數(shù)據(jù)輸出端口 ADC1B，所述數(shù)據(jù)輸出端口 ADClA和所述數(shù)據(jù)輸出端口 ADClB與所述選通單元連接。
3.如權(quán)利要求2所述的基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述選通單元包括端口選擇芯片U2和數(shù)據(jù)選擇芯片U3，所述端口選擇芯片U2的腳I與所述時(shí)鐘信號連接，所述端口選擇芯片U2的腳2與所述模數(shù)轉(zhuǎn)換芯片Ul的腳17連接，所述端口選擇芯片U2的腳3與所述數(shù)據(jù)選擇芯片U3的腳sel連接，所述數(shù)據(jù)選擇芯片U3的腳a與所述數(shù)據(jù)輸出端口 ADClA連接，所述數(shù)據(jù)選擇芯片U3的腳b與所述數(shù)據(jù)輸出端口 ADClB連接，所述數(shù)據(jù)選擇芯片U3的腳out與所述先進(jìn)先出單元連接，所述端口選擇芯片U2通過判斷所述模數(shù)轉(zhuǎn)換芯片Ul的腳17的輸出電平進(jìn)而控制所述數(shù)據(jù)選擇芯片U3輸出所述數(shù)據(jù)輸出端口 ADClA或所述數(shù)據(jù)輸出端口 ADClB的輸出所述數(shù)字信號。
4.如權(quán)利要求3所述的基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述先進(jìn)先出單元包括存儲芯片U4,所述存儲芯片U4的腳data與所述數(shù)據(jù)選擇芯片U3的腳out連接，所述存儲芯片U4的腳wrclk與所述時(shí)鐘信號連接，所述存儲芯片U4在所述時(shí)鐘信號的控制下寫入由所述數(shù)據(jù)選擇芯片U3的腳out輸出的數(shù)字信號。
5.如權(quán)利要求4所述的基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述存儲芯片U4的存儲容量為2048字節(jié)。
6.如權(quán)利要求5所述的基于FPGA的數(shù)據(jù)采集和存儲系統(tǒng)，其特征在于，所述存儲芯片U4的腳wrfull與腳wrreq相連接以實(shí)現(xiàn)在所述存儲芯片U4寫滿溢出時(shí)停止寫入數(shù)據(jù)。
【文檔編號】G06F17/40GK203733120SQ201320403638
【公開日】2014年7月23日 申請日期:2013年7月8日 優(yōu)先權(quán)日:2013年7月8日
【發(fā)明者】余成, 鄔超亮 申請人:東莞市路晨電子科技有限公司