數(shù)據(jù)同步電路及半導(dǎo)體裝置制造方法
【專利摘要】本發(fā)明涉及數(shù)據(jù)同步電路及半導(dǎo)體裝置。本發(fā)明的目的在于，提供一種能抑制功耗及EMI的數(shù)據(jù)同步電路及半導(dǎo)體裝置。本發(fā)明在通過(guò)根據(jù)輸入時(shí)鐘信號(hào)交替地進(jìn)行對(duì)時(shí)鐘線的電流送出及來(lái)自時(shí)鐘線的電流引入而生成應(yīng)供給到D觸發(fā)器的內(nèi)部時(shí)鐘信號(hào)的時(shí)鐘緩沖器內(nèi)，設(shè)置有抑制對(duì)該時(shí)鐘線的電流的送出量及引入量的電流抑制部。
【專利說(shuō)明】數(shù)據(jù)同步電路及半導(dǎo)體裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及將所輸入的數(shù)據(jù)與時(shí)鐘信號(hào)同步地導(dǎo)入而進(jìn)行輸出的數(shù)據(jù)同步電路及形成有這樣的數(shù)據(jù)同步電路的半導(dǎo)體裝置。
【背景技術(shù)】
[0002]在形成于半導(dǎo)體芯片的數(shù)字信號(hào)處理裝置中，搭載有使輸入數(shù)據(jù)與時(shí)鐘信號(hào)同步、送出到下一級(jí)的處理電路的數(shù)據(jù)同步電路。該數(shù)據(jù)同步電路由在與時(shí)鐘信號(hào)同步的定時(shí)進(jìn)行數(shù)據(jù)的導(dǎo)入的D觸發(fā)器(flip — flop)、將從半導(dǎo)體芯片的外部供給的時(shí)鐘信號(hào)供給到D觸發(fā)器的時(shí)鐘緩沖器構(gòu)成(例如，參照專利文獻(xiàn)I的圖1)。
[0003]此外，近年來(lái)，伴隨著半導(dǎo)體加工的微小化、處理動(dòng)作的高速化、電路規(guī)模的增加，搭載于半導(dǎo)體芯片的D觸發(fā)器的數(shù)量也在增加。因此，浮現(xiàn)出起因于由在數(shù)據(jù)同步電路中的功率消耗的增大以及上述的時(shí)鐘緩沖器及D觸發(fā)器的同時(shí)動(dòng)作造成的峰值電流的增加的產(chǎn)生EMI的問(wèn)題。
[0004]現(xiàn)有技術(shù)文獻(xiàn) 專利文獻(xiàn)
專利文獻(xiàn)1:特開(kāi)平11 - 15783號(hào)公報(bào)。

【發(fā)明內(nèi)容】

[0005]發(fā)明要解決的課題
本發(fā)明的目的在于，提供一種能抑制功耗及EMI的數(shù)據(jù)同步電路及半導(dǎo)體裝置。
[0006]用于解決課題的方案
本發(fā)明的數(shù)據(jù)同步電路是根據(jù)輸入時(shí)鐘信號(hào)導(dǎo)入輸入數(shù)據(jù)比特、進(jìn)行同步化輸出的數(shù)據(jù)同步電路，具有:根據(jù)所述時(shí)鐘信號(hào)生成內(nèi)部時(shí)鐘信號(hào)，送出到時(shí)鐘線的時(shí)鐘緩沖器；以及在經(jīng)由所述時(shí)鐘線供給的所述內(nèi)部時(shí)鐘信號(hào)的邊緣定時(shí)(edge timing)導(dǎo)入所述輸入數(shù)據(jù)比特，進(jìn)行輸出的D觸發(fā)器，其中，所述時(shí)鐘緩沖器具有:通過(guò)根據(jù)所述輸入時(shí)鐘信號(hào)交替地進(jìn)行對(duì)所述時(shí)鐘線的電流的送出及來(lái)自所述時(shí)鐘線的電流的引入而生成所述內(nèi)部時(shí)鐘信號(hào)的逆變器芯部；以及抑制所述電流的量的電流抑制部。
[0007]此外，本發(fā)明的半導(dǎo)體裝置是形成有根據(jù)輸入時(shí)鐘信號(hào)導(dǎo)入輸入數(shù)據(jù)比特、進(jìn)行同步化輸出的數(shù)據(jù)同步電路的半導(dǎo)體裝置，其中，所述數(shù)據(jù)同步電路具有:根據(jù)所述時(shí)鐘信號(hào)生成內(nèi)部時(shí)鐘信號(hào)，送出到時(shí)鐘線的時(shí)鐘緩沖器；以及在經(jīng)由所述時(shí)鐘線供給的所述內(nèi)部時(shí)鐘信號(hào)的邊緣定時(shí)導(dǎo)入所述輸入數(shù)據(jù)比特，進(jìn)行輸出的D觸發(fā)器，所述時(shí)鐘緩沖器具有:通過(guò)根據(jù)所述輸入時(shí)鐘信號(hào)交替地進(jìn)行對(duì)所述時(shí)鐘線的電流的送出及來(lái)自所述時(shí)鐘線的電流的引入而生成所述內(nèi)部時(shí)鐘信號(hào)的逆變器芯部；以及抑制所述電流的量的電流抑制部。
[0008]發(fā)明效果
在本發(fā)明中，在通過(guò)根據(jù)輸入時(shí)鐘信號(hào)交替地進(jìn)行對(duì)時(shí)鐘線的電流送出及來(lái)自時(shí)鐘線的電流引入而生成應(yīng)供給到D觸發(fā)器的內(nèi)部時(shí)鐘信號(hào)的時(shí)鐘緩沖器內(nèi)，設(shè)置有抑制對(duì)該時(shí)鐘線的電流的送出量及引入量的電流抑制部。
[0009]根據(jù)這樣的結(jié)構(gòu)，在輸入時(shí)鐘信號(hào)的各個(gè)邊緣定時(shí)流到時(shí)鐘緩沖器內(nèi)的電流的量及該電流的峰值值會(huì)降低，因此，能謀求功耗及EMI的減低。
【專利附圖】

【附圖說(shuō)明】
[0010]圖1是示出本發(fā)明的數(shù)據(jù)同步電路的電路圖。
[0011]圖2是示出DFF部30的內(nèi)部動(dòng)作的時(shí)序圖。
[0012]圖3是示出時(shí)鐘逆變器10、20的內(nèi)部結(jié)構(gòu)的電路圖。
[0013]圖4是示出在時(shí)鐘逆變器10及20各自生成的內(nèi)部時(shí)鐘信號(hào)CN及CP的波形及消耗電流的變化的波形圖。
[0014]圖5是示出時(shí)鐘逆變器10、20的其它內(nèi)部結(jié)構(gòu)的電路圖。
[0015]圖6是示出數(shù)據(jù)同步電路I的其它結(jié)構(gòu)的電路圖。
[0016]圖7是示出數(shù)據(jù)同步電路I的其它結(jié)構(gòu)的電路圖。
[0017]圖8是示出數(shù)據(jù)同步電路I的其它結(jié)構(gòu)的電路圖。
【具體實(shí)施方式】
[0018]圖1是示出形成在作為半導(dǎo)體裝置的半導(dǎo)體芯片的數(shù)據(jù)同步電路I的電路圖。
[0019]如圖1所示，數(shù)據(jù)同步電路I包括作為時(shí)鐘緩沖器的時(shí)鐘逆變器10及20和作為邊緣觸發(fā)(edge trigger)型的D觸發(fā)器(以下，稱為DFF)的DFF部30。
[0020]如圖2所示，時(shí)鐘逆變器10生成使所輸入的時(shí)鐘信號(hào)CLK的邏輯電平反轉(zhuǎn)的時(shí)鐘信號(hào)作為內(nèi)部時(shí)鐘信號(hào)CN，經(jīng)由時(shí)鐘線LI將其供給到時(shí)鐘逆變器20及DFF部30。另外，如圖2所示，時(shí)鐘信號(hào)CLK是電壓在電源電壓VDD及接地電壓GND之間變化的時(shí)鐘信號(hào)。此時(shí)，在時(shí)鐘信號(hào)CLK中，成為電源電壓VDD的區(qū)間與邏輯電平I對(duì)應(yīng)，成為接地電壓GND的區(qū)間與邏輯電平O對(duì)應(yīng)。
[0021]如圖2所示，時(shí)鐘逆變器20生成使這樣的內(nèi)部時(shí)鐘信號(hào)CN的邏輯電平反轉(zhuǎn)的時(shí)鐘信號(hào)作為內(nèi)部時(shí)鐘信號(hào)CP，經(jīng)由時(shí)鐘線L2將其供給到DFF部30。
[0022]DFF部30在分別從時(shí)鐘逆變器10及20供給的內(nèi)部時(shí)鐘信號(hào)CN及CP的時(shí)鐘脈沖的邊緣定時(shí)導(dǎo)入輸入數(shù)據(jù)比特D，將其作為同步數(shù)據(jù)比特Q輸出。此外，DFF部30在輸出上述的同步數(shù)據(jù)比特Q的同時(shí)，還輸出使該同步數(shù)據(jù)比特Q進(jìn)行邏輯反轉(zhuǎn)的反轉(zhuǎn)同步數(shù)據(jù)比特QB。
[0023]如圖1所示,DFF部30由傳輸門(mén)(transmission gate)(以下，稱為T(mén)G)31?34及逆變器35?39構(gòu)成。另外，TG31?34分別由P通道MOS (Metal Oxide Semiconductor:金屬氧化物半導(dǎo)體)型晶體管和η通道MOS型晶體管以并聯(lián)方式連接而成。DFF30由如圖1所示的第一鎖存器(latch)部和第二鎖存器部構(gòu)成，其中，第一鎖存器部由TG31、TG32、逆變器35及36構(gòu)成，第二鎖存器部由TG33、TG34、逆變器37?39構(gòu)成。
[0024]對(duì)屬于第一鎖存器部的TG31的P通道側(cè)的柵極端子供給內(nèi)部時(shí)鐘信號(hào)CN，對(duì)η通道側(cè)的柵極端子供給內(nèi)部時(shí)鐘信號(hào)CP。如圖2所示，TG31只有在內(nèi)部時(shí)鐘信號(hào)CP為邏輯電平I且內(nèi)部時(shí)鐘信號(hào)CN為邏輯電平O的情況下，才導(dǎo)入輸入數(shù)據(jù)比特D的值，將其作為數(shù)據(jù)比特Da供給到逆變器35。逆變器35將使這樣的數(shù)據(jù)比特Da或數(shù)據(jù)比特Dd (后述)的邏輯電平反轉(zhuǎn)的反轉(zhuǎn)數(shù)據(jù)比特Db分別供給到TG33及逆變器36。逆變器36將使該反轉(zhuǎn)數(shù)據(jù)比特Db的邏輯電平反轉(zhuǎn)的數(shù)據(jù)比特作為如圖2所示的數(shù)據(jù)比特D。供給到TG32。對(duì)TG32的η通道側(cè)的柵極端子供給內(nèi)部時(shí)鐘信號(hào)CN，對(duì)P通道側(cè)的柵極端子供給內(nèi)部時(shí)鐘信號(hào)CP。TG32只有在內(nèi)部時(shí)鐘信號(hào)CP為邏輯電平O且內(nèi)部時(shí)鐘信號(hào)CN為邏輯電平I的情況下，才導(dǎo)入上述數(shù)據(jù)比特D。的值，將其作為數(shù)據(jù)比特Dd供給到逆變器35。
[0025]根據(jù)上述的結(jié)構(gòu)，第一鎖存器部在內(nèi)部時(shí)鐘信號(hào)CP為邏輯電平I的期間導(dǎo)入輸入數(shù)據(jù)比特D，將使其邏輯電平反轉(zhuǎn)的反轉(zhuǎn)數(shù)據(jù)比特Db送出到第二鎖存器部，另一方面，在內(nèi)部時(shí)鐘信號(hào)CP為邏輯電平O的期間，一邊保持該反轉(zhuǎn)數(shù)據(jù)比特Db的值一邊將其送出到第二鎖存器部。
[0026]對(duì)屬于第二鎖存器部的TG33的P通道側(cè)的柵極端子供給內(nèi)部時(shí)鐘信號(hào)CP，對(duì)η通道側(cè)的柵極端子供給內(nèi)部時(shí)鐘信號(hào)CN。TG33只有在內(nèi)部時(shí)鐘信號(hào)CN為邏輯電平I且內(nèi)部時(shí)鐘信號(hào)CP為邏輯電平O的情況下，才導(dǎo)入從第一鎖存器部供給的反轉(zhuǎn)數(shù)據(jù)比特Db的值，將其作為數(shù)據(jù)比特De供給到逆變器37。逆變器37將使這樣的數(shù)據(jù)比特De的邏輯電平反轉(zhuǎn)的數(shù)據(jù)比特作為如圖2所示的同步數(shù)據(jù)比特Q輸出，并且將其分別供給到逆變器38及39。逆變器38將使同步數(shù)據(jù)比特Q的邏輯電平反轉(zhuǎn)的數(shù)據(jù)比特作為如圖2所示的反轉(zhuǎn)同步數(shù)據(jù)比特QB輸出。逆變器39將使同步數(shù)據(jù)比特Q的邏輯電平反轉(zhuǎn)的數(shù)據(jù)比特作為反轉(zhuǎn)數(shù)據(jù)比特Df供給到TG34。對(duì)TG34的η通道側(cè)的柵極端子供給內(nèi)部時(shí)鐘信號(hào)CP，對(duì)ρ通道側(cè)的柵極端子供給內(nèi)部時(shí)鐘信號(hào)CN。TG34只有在內(nèi)部時(shí)鐘信號(hào)CP為邏輯電平I且內(nèi)部時(shí)鐘信號(hào)CN為邏輯電平O的情況下，才導(dǎo)入上述反轉(zhuǎn)數(shù)據(jù)比特Df的值，將其作為數(shù)據(jù)比特De供給到逆變器37。
[0027]根據(jù)上述的結(jié)構(gòu)，第二鎖存器部在內(nèi)部時(shí)鐘信號(hào)CP為邏輯電平O的期間導(dǎo)入從第一鎖存器部供給的反轉(zhuǎn)數(shù)據(jù)比特Db，將使其邏輯電平反轉(zhuǎn)的數(shù)據(jù)比特作為同步數(shù)據(jù)比特Q輸出，另一方面，在內(nèi)部時(shí)鐘信號(hào)CP為邏輯電平I的期間，一邊保持該同步數(shù)據(jù)比特Q的值一邊對(duì)其進(jìn)行輸出。進(jìn)而，第二鎖存器部將使這樣的同步數(shù)據(jù)比特Q的邏輯電平反轉(zhuǎn)的數(shù)據(jù)比特作為反轉(zhuǎn)同步數(shù)據(jù)比特QB輸出。
[0028]因此，由上述的第一及第二鎖存器部構(gòu)成的DFF部30如圖2所示，在內(nèi)部時(shí)鐘信號(hào)CP的時(shí)鐘脈沖的下降沿定時(shí)導(dǎo)入輸入數(shù)據(jù)比特D，輸出同步化的同步數(shù)據(jù)比特Q及反轉(zhuǎn)同步數(shù)據(jù)比特QB。
[0029]在此，圖1所示的時(shí)鐘逆變器10及20的每一個(gè)具備抑制所輸入的時(shí)鐘信號(hào)中的在電平轉(zhuǎn)變時(shí)瞬間地流入的峰值電流的電流抑制功能。
[0030]圖3是示出時(shí)鐘逆變器10及20各自的內(nèi)部結(jié)構(gòu)的電路圖。
[0031]如圖3所示，時(shí)鐘逆變器10及20彼此具有相同的內(nèi)部結(jié)構(gòu)，具有:由ρ通道MOS型的晶體管11及η通道MOS型的晶體管12構(gòu)成的逆變器芯部；以及由ρ通道MOS型的晶體管13及η通道MOS型的晶體管14構(gòu)成的電流抑制部PCL。
[0032]時(shí)鐘逆變器10 (20)的晶體管11及12各自的漏極端子一同與時(shí)鐘線LI (L2)連接，對(duì)這些晶體管11及12各自的柵極端子供給時(shí)鐘信號(hào)CLK(CN)。晶體管11的源極端子與晶體管13的漏極端子連接。在晶體管13的源極端子施加電源電壓VDD，其柵極端子與時(shí)鐘線LI (L2)連接。另外，在晶體管11及13各自的背柵極(back gate)施加電源電壓VDD。晶體管12的源極端子與晶體管14的漏極端子連接。在晶體管14的源極端子施加接地電壓GND，其柵極端子與時(shí)鐘線LI (L2)連接。
[0033]以下，關(guān)于時(shí)鐘逆變器10及20各自的內(nèi)部動(dòng)作，提取時(shí)鐘逆變器10中的動(dòng)作進(jìn)行說(shuō)明。
[0034]首先，當(dāng)時(shí)鐘信號(hào)CLK的信號(hào)電平變化時(shí)，逆變器芯部開(kāi)始進(jìn)行信號(hào)電平的反轉(zhuǎn)動(dòng)作。
[0035]例如，在時(shí)鐘信號(hào)CLK從邏輯電平I轉(zhuǎn)變?yōu)檫壿嬰娖絆的狀態(tài)的情況下，在即將進(jìn)行該轉(zhuǎn)變之前的時(shí)間點(diǎn)，晶體管11變成截止(OFF)狀態(tài)，但是，因?yàn)闀r(shí)鐘線LI上的電壓是與邏輯電平O對(duì)應(yīng)的電壓VIL (后述)，所以，晶體管13處于導(dǎo)通(ON)狀態(tài)。因此，在此期間，電源電壓VDD經(jīng)由晶體管13施加在晶體管11的源極端子。而且，當(dāng)時(shí)鐘信號(hào)CLK開(kāi)始從邏輯電平I向邏輯電平O轉(zhuǎn)變時(shí)，晶體管11轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，經(jīng)由晶體管13及11對(duì)時(shí)鐘線LI送出電流。這樣，通過(guò)這樣的電流時(shí)鐘線LI被充電，隨著該充電進(jìn)行，時(shí)鐘線LI上的電壓上升。在此，當(dāng)時(shí)鐘線LI上的電壓變成ρ通道MOS型晶體管的閾值電壓Vtp以上時(shí)，晶體管13轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，對(duì)時(shí)鐘線LI的電流送出動(dòng)作停止。因此，在該電流停止后，時(shí)鐘線LI上的電壓維持在從電源電壓VDD減去上述閾值電壓Vtp的電壓值。此時(shí)，這樣的電壓值成為作為時(shí)鐘逆變器10的與邏輯電平I對(duì)應(yīng)的電壓VIH，S卩，成為VIH = VDD-Vtp。
[0036]S卩，如下的反轉(zhuǎn)動(dòng)作結(jié)束，即，響應(yīng)于時(shí)鐘信號(hào)CLK從邏輯電平I向邏輯電平O的轉(zhuǎn)變，時(shí)鐘線LI上的電壓從與邏輯電平O對(duì)應(yīng)的電壓VIL的狀態(tài)轉(zhuǎn)變?yōu)榕c邏輯電平I對(duì)應(yīng)的電壓VIH，即，電壓(VDD-Vtp )的狀態(tài)。
[0037]另一方面，在時(shí)鐘信號(hào)CLK從邏輯電平O轉(zhuǎn)變?yōu)檫壿嬰娖絀的狀態(tài)的情況下，在即將進(jìn)行該轉(zhuǎn)變之前的時(shí)間點(diǎn)，晶體管12成為截止?fàn)顟B(tài)，但是，因?yàn)闀r(shí)鐘線LI上的電壓是與邏輯電平I對(duì)應(yīng)的電壓VIH，即，電壓(VDD-Vtp)，所以，晶體管14處于導(dǎo)通狀態(tài)。因此，在此期間，接地電壓GND經(jīng)由晶體管14施加在晶體管12的源極端子。而且，當(dāng)時(shí)鐘信號(hào)CLK開(kāi)始從邏輯電平O向邏輯電平I轉(zhuǎn)變時(shí)，晶體管12轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，從時(shí)鐘線LI對(duì)晶體管12及14側(cè)引入電流。這樣，時(shí)鐘線LI進(jìn)行放電，隨著該放電進(jìn)行，時(shí)鐘線LI上的電壓降低。在此，當(dāng)時(shí)鐘線LI上的電壓變成η通道MOS型晶體管的閾值電壓Vtn以下時(shí)，晶體管14轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，來(lái)自時(shí)鐘線LI的電流引入動(dòng)作停止。因此，在該電流引入停止后，時(shí)鐘線LI上的電壓維持在閾值電壓Vtn。此時(shí)，這樣的電壓值成為作為時(shí)鐘逆變器10的與邏輯電平O對(duì)應(yīng)的電壓VIL，S卩，成為VIL = Vtn0
[0038]S卩，如下的反轉(zhuǎn)動(dòng)作結(jié)束，即，響應(yīng)于時(shí)鐘信號(hào)CLK從邏輯電平O向邏輯電平I的轉(zhuǎn)變，時(shí)鐘線LI上的電壓從與邏輯電平I對(duì)應(yīng)的電壓VIH，S卩，電壓(VDD-Vtp)的狀態(tài)轉(zhuǎn)變?yōu)榕c邏輯電平O對(duì)應(yīng)的電壓VIL，S卩，電壓Vtn的狀態(tài)。
[0039]因此，根據(jù)圖3所示的結(jié)構(gòu)，與時(shí)鐘信號(hào)CLK的周期對(duì)應(yīng)地生成如圖4所示的電壓在電壓Vtn及電壓(VDD-Vtp)之間變化的內(nèi)部時(shí)鐘信號(hào)CN (CP)0此時(shí)，內(nèi)部時(shí)鐘信號(hào)CN (CP)的振幅變得比電壓在電源電壓VDD及接地電壓GND之間變化的時(shí)鐘信號(hào)CLK的振幅小，因此，與以和這樣的時(shí)鐘信號(hào)CLK相同的振幅實(shí)施反轉(zhuǎn)動(dòng)作的情況相比，對(duì)時(shí)鐘線LI(L2)的充電期間變短，伴隨著該充電所消耗的電流降低。因此，與此相伴地，如圖4所示，在時(shí)鐘逆變器10 (20)的反轉(zhuǎn)動(dòng)作的各開(kāi)始時(shí)間點(diǎn)，即，在時(shí)鐘信號(hào)CLK的各邊緣定時(shí)變成最大的電流的峰值值A(chǔ)ph，變得比以與時(shí)鐘信號(hào)CLK相同振幅進(jìn)行反轉(zhuǎn)動(dòng)作的情況下的峰值值A(chǔ)pj 小。
[0040]像這樣，在由圖3所示的結(jié)構(gòu)構(gòu)成的時(shí)鐘緩沖器10、20中，在其逆變器芯部11、12，通過(guò)根據(jù)輸入時(shí)鐘信號(hào)CLK對(duì)時(shí)鐘線L1、L2交替地進(jìn)行電流送出及電流弓I入而生成應(yīng)供給到D觸發(fā)器30的內(nèi)部時(shí)鐘信號(hào)CN、CP。此時(shí)，通過(guò)設(shè)置在時(shí)鐘緩沖器內(nèi)的電流抑制部PCL，根據(jù)時(shí)鐘線LI (L2)上的電壓強(qiáng)制地使對(duì)該時(shí)鐘線LI (L2)的電流送出或電流引入停止。即，在時(shí)鐘線上的電壓變?yōu)榈谝婚撝?VDD-Vtp)以上的情況下，電流抑制部使逆變器芯部停止向時(shí)鐘線的電流送出，另一方面，在時(shí)鐘線上的電壓變?yōu)楸鹊谝婚撝档偷牡诙撝?Vtn)以下的情況下，電流抑制部使逆變器芯部停止來(lái)自時(shí)鐘線的電流的引入。由此，電流抑制部抑制由逆變器芯部應(yīng)送出到時(shí)鐘線上的電流量及應(yīng)從時(shí)鐘線引入的電流量。
[0041]根據(jù)這樣的結(jié)構(gòu)，在輸入時(shí)鐘信號(hào)的各個(gè)邊緣定時(shí)流到時(shí)鐘緩沖器內(nèi)的電流的量及該電流的峰值值會(huì)降低，因此，能謀求功耗及EMI的減低。
[0042]另外，在圖3所示的電流抑制部PCL中，雖然通過(guò)使對(duì)時(shí)鐘線LI (L2)的電流送出或電流引入停止而進(jìn)行電流抑制，但是，也可以使單位時(shí)間平均送出或引入的電流量降低。
[0043]圖5是示出鑒于這樣的方面而完成的時(shí)鐘逆變器10 (20)的其它內(nèi)部結(jié)構(gòu)的電路圖。
[0044]另外，在圖5所示的結(jié)構(gòu)中，除了代替電流抑制部PCL的晶體管13及14采用了 ρ通道MOS型的晶體管13Α及η通道MOS型的晶體管14Α以外，其它的結(jié)構(gòu)與圖3所示的結(jié)構(gòu)相同。
[0045]S卩，在圖5中，在晶體管13Α的源極端子施加電源電壓VDD，其柵極端子及漏極端子一同與晶體管11的源極端子連接。此外，在晶體管14Α的源極端子施加接地電壓GND，其柵極端子及漏極端子一同與晶體管12的源極端子連接。因此，根據(jù)晶體管13Α及14Α，在晶體管11或12成為導(dǎo)通狀態(tài)時(shí)，對(duì)時(shí)鐘線LI (L2)送出或引入的電流的隨時(shí)間經(jīng)過(guò)的增加率變低。
[0046]因此，在圖5所示的結(jié)構(gòu)中也與圖3所示的結(jié)構(gòu)同樣地，通過(guò)設(shè)置在時(shí)鐘緩沖器內(nèi)的電流抑制部PCL，進(jìn)行對(duì)逆變器芯部11、12應(yīng)送出到時(shí)鐘線上的電流量及應(yīng)從時(shí)鐘線引入的電流量的抑制。因此，根據(jù)這樣的結(jié)構(gòu)，在時(shí)鐘信號(hào)的各邊緣定時(shí)流過(guò)的電流的量會(huì)變少，并且該電流的峰值值會(huì)降低，所以，能謀求功耗及EMI的減低。
[0047]在此，在包含上述的數(shù)據(jù)同步電路I的數(shù)據(jù)處理系統(tǒng)(未說(shuō)明)中，在該數(shù)據(jù)處理過(guò)程中會(huì)產(chǎn)生數(shù)據(jù)同步電路I成為非動(dòng)作狀態(tài)的情況，即，不進(jìn)行數(shù)據(jù)的導(dǎo)入動(dòng)作的狀態(tài)。此時(shí)，在數(shù)據(jù)同步電路I中，因?yàn)樵谳斎霐?shù)據(jù)比特未產(chǎn)生變化，所以功率消耗量會(huì)降低，但是，實(shí)際上，電流會(huì)經(jīng)由時(shí)鐘逆變器10及20的晶體管11及12泄漏，特別是會(huì)經(jīng)由P通道型的晶體管11泄漏。
[0048]圖6及圖7是示出為了抑制這樣的泄漏電流而完成的數(shù)據(jù)同步電路I的其它結(jié)構(gòu)的電路圖。另外，圖6所示的數(shù)據(jù)同步電路I采用了圖3所示的結(jié)構(gòu)作為時(shí)鐘逆變器10及20，另一方面，圖7所示的數(shù)據(jù)同步電路I采用了圖5所示的結(jié)構(gòu)作為時(shí)鐘逆變器10及20。
[0049]另外，在圖6所示的結(jié)構(gòu)中，除了代替圖3所示的晶體管14采用圖5所示的晶體管14Α，并且新設(shè)置了 ρ通道MOS型的晶體管50以外，其它的結(jié)構(gòu)與圖1及圖3所示的結(jié)構(gòu)相同。
[0050]在圖6中，在晶體管50的源極端子施加電源電壓VDD，其漏極端子與時(shí)鐘逆變器10及20各自的晶體管13的柵極端子及漏極端子連接。對(duì)晶體管50的柵極端子供給禁用(disable)信號(hào)EB，該禁用信號(hào)EB在數(shù)據(jù)同步電路I實(shí)施數(shù)據(jù)導(dǎo)入動(dòng)作時(shí)，即，在正常動(dòng)作時(shí)具有邏輯電平1，另一方面，在不實(shí)施數(shù)據(jù)導(dǎo)入動(dòng)作的非動(dòng)作時(shí)具有邏輯電平O。
[0051]此外，在圖7所示的結(jié)構(gòu)中，除了新設(shè)置了 ρ通道MOS型的晶體管50以外，其它的結(jié)構(gòu)與圖1及圖5所示的結(jié)構(gòu)相同。
[0052]在圖7中，在晶體管50的源極端子施加電源電壓VDD，其漏極端子與時(shí)鐘逆變器10及20各自的晶體管13A的柵極端子及漏極端子連接。對(duì)晶體管50的柵極端子供給上述的禁用信號(hào)EB。
[0053]在這些圖6或圖7所示的結(jié)構(gòu)中，在該數(shù)據(jù)同步電路I的正常動(dòng)作時(shí)，對(duì)數(shù)據(jù)同步電路I供給邏輯電平I的禁用信號(hào)EB。在供給了這樣的邏輯電平I的禁用信號(hào)EB的情況下，晶體管50變成截止?fàn)顟B(tài)，時(shí)鐘逆變器10、20成為與圖3或圖5所示的結(jié)構(gòu)相同的結(jié)構(gòu)。
[0054]另一方面，在數(shù)據(jù)同步電路I的非動(dòng)作時(shí)，對(duì)數(shù)據(jù)同步電路I供給邏輯電平O的禁用信號(hào)EB。在供給了邏輯電平O的禁用信號(hào)EB的情況下，晶體管50變成導(dǎo)通狀態(tài)，在時(shí)鐘逆變器10、20各自的晶體管13或13A的柵極端子施加電源電壓VDD。由此，晶體管13或13A被固定為截止?fàn)顟B(tài)。因此，變得不對(duì)晶體管11施加電源電壓VDD，所以，來(lái)自晶體管11的泄漏電流被抑制。
[0055]因此，根據(jù)圖6及圖7所示的結(jié)構(gòu)，因?yàn)樵跀?shù)據(jù)同步電路I的非動(dòng)作時(shí)流過(guò)的泄漏電流被抑制，所以，能謀求功率消耗量的減低。
[0056]此外，為了抑制如上所述的在數(shù)據(jù)同步電路I的非動(dòng)作時(shí)流入的泄漏電流，可以采用如圖8所示的結(jié)構(gòu)作為數(shù)據(jù)同步電路I。
[0057]在圖8所示的結(jié)構(gòu)中，除了新設(shè)置了由電阻71及ρ通道MOS型的晶體管72構(gòu)成的上拉(pull up)電路和由電阻73、n通道MOS型的晶體管74及逆變器75構(gòu)成的下拉(pulldown)電路以外，其它的結(jié)構(gòu)與圖1所示的結(jié)構(gòu)相同。另外，即使采用圖3或圖5所示的結(jié)構(gòu)的任一種作為圖8所示的時(shí)鐘逆變器10及20也沒(méi)有關(guān)系。
[0058]在圖8中，經(jīng)由電阻71在晶體管72的源極端子施加電源電壓VDD，其漏極端子與用于將輸入數(shù)據(jù)比特D傳送給DFF部30的數(shù)據(jù)輸入線LD連接。對(duì)晶體管72的柵極端子供給禁用信號(hào)EB，該禁用信號(hào)EB在數(shù)據(jù)同步電路I正常動(dòng)作時(shí)具有邏輯電平1，在非動(dòng)作時(shí)具有邏輯電平O。另一方面，在晶體管74的源極端子施加接地電壓GND，其漏極端子經(jīng)由電阻73與用于將時(shí)鐘信號(hào)CLK傳送給時(shí)鐘逆變器10的時(shí)鐘輸入線LO連接。逆變器75將使禁用信號(hào)EB的邏輯電平反轉(zhuǎn)的反轉(zhuǎn)禁用信號(hào)供給到晶體管74的柵極端子。
[0059]根據(jù)這樣的結(jié)構(gòu)，在供給了邏輯電平I的禁用信號(hào)EB的情況下，晶體管72及74都變成截止?fàn)顟B(tài)，數(shù)據(jù)同步電路I實(shí)質(zhì)上變得與圖1所示的結(jié)構(gòu)相同。另一方面，在供給了示出非動(dòng)作狀態(tài)的邏輯電平O的禁用信號(hào)EB的情況下，晶體管72及74都變成導(dǎo)通狀態(tài)。此時(shí)，數(shù)據(jù)輸入線LD被上拉電路71、72上拉為電源電壓VDD，時(shí)鐘輸入線LO被下拉電路73?75下拉為接地電壓GND。
[0060]S卩，在圖8所示的數(shù)據(jù)同步電路I中，鑒于在時(shí)鐘信號(hào)CLK為邏輯電平O且輸入數(shù)據(jù)比特D為邏輯電平I時(shí)泄漏電流變得最低，使得在數(shù)據(jù)同步電路I的非動(dòng)作時(shí)，能將數(shù)據(jù)輸入線LD設(shè)定為電源電壓VDD的狀態(tài)，將時(shí)鐘輸入線LO設(shè)定為接地電壓GND的狀態(tài)。
[0061]另外，在圖1、圖7及圖8所示的數(shù)據(jù)同步電路中，雖然在進(jìn)行一個(gè)比特的量的數(shù)據(jù)存儲(chǔ)的一個(gè)DFF部30只設(shè)置有一個(gè)由時(shí)鐘逆變器10及20構(gòu)成的時(shí)鐘緩沖器，但是，也可以使得將在單一的時(shí)鐘緩沖器10、20生成的內(nèi)部時(shí)鐘信號(hào)CN及CP供給到多個(gè)DFF部30的每一個(gè)。
[0062]總而言之，可以將如圖1、圖7及圖8所示的由DFF部30及時(shí)鐘緩沖器10、20構(gòu)成的數(shù)據(jù)同步電路定義為一個(gè)比特DFF的宏單元(macrocell)，也可以將DFF部30及時(shí)鐘緩沖器10、20分別定義為不同的宏單元。
[0063]此外，在上述實(shí)施例中，雖然使用負(fù)沿觸發(fā)(negative edge trigger)型的觸發(fā)器作為DFF部30對(duì)動(dòng)作及其效果進(jìn)行了說(shuō)明，但是，即使采用正沿觸發(fā)(positive edgetrigger)型的觸發(fā)器作為DFF部30也能得到同樣的效果。
[0064]附圖標(biāo)記說(shuō)明 10,20:時(shí)鐘逆變器；
30 =DFF 部；
11、13、13A:p通道MOS型的晶體管；
12、14、14:n通道MOS型的晶體管；
PCL:電流抑制 部。
【權(quán)利要求】
1.一種數(shù)據(jù)同步電路，根據(jù)輸入時(shí)鐘信號(hào)導(dǎo)入輸入數(shù)據(jù)比特，進(jìn)行同步化輸出，其特征在于，具有: 時(shí)鐘緩沖器，根據(jù)所述時(shí)鐘信號(hào)生成內(nèi)部時(shí)鐘信號(hào)，送出到時(shí)鐘線；以及D觸發(fā)器，在經(jīng)由所述時(shí)鐘線供給的所述內(nèi)部時(shí)鐘信號(hào)的邊緣定時(shí)導(dǎo)入所述輸入數(shù)據(jù)比特，進(jìn)行輸出， 所述時(shí)鐘緩沖器具有: 逆變器芯部，通過(guò)根據(jù)所述輸入時(shí)鐘信號(hào)交替地進(jìn)行對(duì)所述時(shí)鐘線的電流的送出及來(lái)自所述時(shí)鐘線的電流的引入而生成所述內(nèi)部時(shí)鐘信號(hào)；以及電流抑制部，抑制所述電流的量。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)同步電路，其特征在于， 所述電流抑制部，在所述時(shí)鐘線上的電壓成為第一閾值以上的情況下，使對(duì)所述時(shí)鐘線的電流的送出停止，在所述時(shí)鐘線上的電壓成為比所述第一閾值低的第二閾值以下的情況下，使來(lái)自所述時(shí)鐘線的電流的引入停止。
3.根據(jù)權(quán)利要求2所述的數(shù)據(jù)同步電路，其特征在于， 所述逆變器芯部具有: P通道MOS型的第一晶體管，對(duì)柵極端子供給所述輸入時(shí)鐘信號(hào)，根據(jù)所述輸入時(shí)鐘信號(hào)對(duì)所述時(shí)鐘線送出所述電流；以及 η通道MOS型的第二晶 體管，對(duì)柵極端子供給所述輸入時(shí)鐘信號(hào)，根據(jù)所述輸入時(shí)鐘信號(hào)從所述時(shí)鐘線引入電流， 所述電流抑制部具有: P通道MOS型的第三晶體管，在源極端子施加電源電壓，漏極端子與所述第一晶體管的源極端子連接，柵極端子與所述時(shí)鐘線連接；以及 η通道MOS型的第四晶體管，在源極端子施加接地電壓，漏極端子與所述第二晶體管的源極端子連接，柵極端子與所述時(shí)鐘線連接。
4.根據(jù)權(quán)利要求3所述的數(shù)據(jù)同步電路，其特征在于， 所述第一閾值是從所述電源電壓減去第三晶體管的閾值電壓的值， 所述第二閾值是所述第四晶體管的閾值電壓。
5.根據(jù)權(quán)利要求3或4所述的數(shù)據(jù)同步電路，其特征在于， 還包括第五晶體管，根據(jù)禁用信號(hào)在所述第三晶體管的柵極端子施加所述電源電壓。
6.根據(jù)權(quán)利要求3或4所述的數(shù)據(jù)同步電路，其特征在于，還包括: 上拉電路，根據(jù)禁用信號(hào)，經(jīng)由電阻對(duì)傳送所述輸入數(shù)據(jù)比特的數(shù)據(jù)輸入線施加所述電源電壓；以及 下拉電路，根據(jù)所述禁用信號(hào)，經(jīng)由電阻對(duì)傳送所述輸入時(shí)鐘信號(hào)的時(shí)鐘輸入線施加所述接地電壓。
7.一種半導(dǎo)體裝置，形成有根據(jù)輸入時(shí)鐘信號(hào)導(dǎo)入輸入數(shù)據(jù)比特、進(jìn)行同步化輸出的數(shù)據(jù)同步電路，其特征在于， 所述數(shù)據(jù)同步電路具有: 時(shí)鐘緩沖器，根據(jù)所述時(shí)鐘信號(hào)生成內(nèi)部時(shí)鐘信號(hào)，送出到時(shí)鐘線；以及 D觸發(fā)器，在經(jīng)由所述時(shí)鐘線供給的所述內(nèi)部時(shí)鐘信號(hào)的邊緣定時(shí)導(dǎo)入所述輸入數(shù)據(jù)比特，進(jìn)行輸出， 所述時(shí)鐘緩沖器具有: 逆變器芯部，通過(guò)根據(jù)所述輸入時(shí)鐘信號(hào)交替進(jìn)行對(duì)所述時(shí)鐘線的電流的送出及來(lái)自所述時(shí)鐘線的電流的引入而生成所述內(nèi)部時(shí)鐘信號(hào)；以及電流抑制部，抑制所述電流的量。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于， 所述電流抑制部，在所述時(shí)鐘線上的電壓成為第一閾值以上的情況下，使對(duì)所述時(shí)鐘線的電流的送出停止，在所述時(shí)鐘線上的電壓成為比所述第一閾值低的第二閾值以下的情況下，使來(lái)自所述時(shí)鐘線的電流的引入停止。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于， 所述逆變器芯部具有: P通道MOS型的第一晶體管，對(duì)柵極端子供給所述輸入時(shí)鐘信號(hào)，根據(jù)所述輸入時(shí)鐘信號(hào)對(duì)所述時(shí)鐘線送出所述電流；以及 η通道MOS型的第二晶體管，對(duì)柵極端子供給所述輸入時(shí)鐘信號(hào)，根據(jù)所述輸入時(shí)鐘信號(hào)從所述時(shí)鐘線引入電流， 所述電流抑制部具有: P通道MOS型的第三晶體管，在源極端子施加電源電壓，漏極端子與所述第一晶體管的源極端子連接，柵極端子與所述時(shí)鐘線連接；以及 η通道MOS型的第四晶體管，在源極端子施加接地電壓，漏極端子與所述第二晶體管的源極端子連接，柵極端子與所述時(shí)`鐘線連接。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于， 所述第一閾值是從所述電源電壓減去第三晶體管的閾值電壓的值， 所述第二閾值是所述第四晶體管的閾值電壓。
11.根據(jù)權(quán)利要求9或10所述的半導(dǎo)體裝置，其特征在于， 還包括第五晶體管，根據(jù)禁用信號(hào)在所述第三晶體管的柵極端子施加所述電源電壓。
12.根據(jù)權(quán)利要求9或10所述的半導(dǎo)體裝置，其特征在于，還包括: 上拉電路，根據(jù)禁用信號(hào)，經(jīng)由電阻對(duì)傳送所述輸入數(shù)據(jù)比特的數(shù)據(jù)輸入線施加所述電源電壓；以及 下拉電路，根據(jù)所述禁用信號(hào)，經(jīng)由電阻對(duì)傳送所述輸入時(shí)鐘信號(hào)的時(shí)鐘輸入線施加所述接地電壓。
【文檔編號(hào)】H04L7/00GK103577374SQ201310345596
【公開(kāi)日】2014年2月12日 申請(qǐng)日期:2013年8月9日 優(yōu)先權(quán)日:2012年8月9日
【發(fā)明者】新井健嗣 申請(qǐng)人:拉碧斯半導(dǎo)體株式會(huì)社