專利名稱：一種支持lte協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備的制作方法
技術(shù)領(lǐng)域：
一種支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備技術(shù)領(lǐng)域[0001]本實(shí)用新型屬于電子儀器技術(shù)領(lǐng)域，涉及一種測(cè)試設(shè)備，特別是涉及一種支持LTE 協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備。
背景技術(shù)：
[0002]隨著個(gè)人通信技術(shù)在20多年中不斷發(fā)展成熟，人們?cè)谏钪袑?duì)無(wú)線通信的依賴越來(lái)越強(qiáng)。雖然3G網(wǎng)絡(luò)的無(wú)線性能已經(jīng)得到了較大的提高，但由于IPR的制約，在應(yīng)對(duì)市場(chǎng)的挑戰(zhàn)和滿足用戶需求等領(lǐng)域還是有很多局限性；同時(shí)，昂貴的授權(quán)費(fèi)用也制約了 3G技術(shù)的發(fā)展。因此，3G受到了技術(shù)簡(jiǎn)單、價(jià)格低廉的WiFi和Wimax的強(qiáng)烈挑戰(zhàn)。用戶的需求和市場(chǎng)的挑戰(zhàn)迫切需要傳輸速率更快、時(shí)延更短、頻帶更寬以及運(yùn)營(yíng)成本更低的網(wǎng)絡(luò)誕生。 作為第四代無(wú)線通信網(wǎng)絡(luò)協(xié)議，LTE改進(jìn)并增強(qiáng)了 3G的空中接入技術(shù)，采用OFDM和MMO作為無(wú)線網(wǎng)絡(luò)演進(jìn)的標(biāo)準(zhǔn)，在20MHz頻譜帶寬下能夠提供下行100Mbit/s與上行50Mbit/s的峰值速率，大大改善了個(gè)人通信系統(tǒng)的性能。[0003]伴隨著個(gè)人通訊技術(shù)的發(fā)展，各種不同的無(wú)線協(xié)議分析和測(cè)試設(shè)備也不斷涌現(xiàn)。 然而，傳統(tǒng)的無(wú)線協(xié)議分析和測(cè)試設(shè)備普遍采用專用ASIC或DSP設(shè)計(jì)，每個(gè)設(shè)備只能針對(duì)一種無(wú)線協(xié)議進(jìn)行分析。即使是高端的3G通信測(cè)試設(shè)備也很難通過(guò)調(diào)整內(nèi)部結(jié)構(gòu)實(shí)現(xiàn)對(duì) LTE協(xié)議的記錄與分析。此外，現(xiàn)有的一些LTE測(cè)試設(shè)備受限于其內(nèi)部設(shè)計(jì)，只能進(jìn)行單路 LTE數(shù)據(jù)分析，并不能實(shí)時(shí)地進(jìn)行大數(shù)據(jù)吞吐率LTE協(xié)議數(shù)據(jù)的實(shí)時(shí)分析。[0004]因此，提供一種靈活性及更新能力更強(qiáng)，支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備是目前市場(chǎng)發(fā)展的 迫切需求。實(shí)用新型內(nèi)容[0005]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本實(shí)用新型的目的在于提供一種支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，用于實(shí)現(xiàn)多路LTE高速數(shù)據(jù)的實(shí)時(shí)采集與分析。[0006]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本實(shí)用新型提供一種支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備。[0007]—種支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，包括多路高速AD轉(zhuǎn)換模塊、 FPGA處理模塊、X86控制模塊、內(nèi)存模塊；所述多路高速AD轉(zhuǎn)換模塊實(shí)時(shí)采集LTE信號(hào)并將其轉(zhuǎn)換為L(zhǎng)TE數(shù)據(jù)；所述FPGA處理模塊與所述多路高速AD轉(zhuǎn)換模塊相連；所述X86控制模塊通過(guò)PCIE總線與所述FPGA處理模塊相連；所述內(nèi)存模塊與所述FPGA處理模塊相連。[0008]優(yōu)選地，所述FPGA處理模塊包括PCIE接口、寄存器組、內(nèi)存控制器、OFDM解碼器、 LTE協(xié)議解碼器、多路選擇器；所述PCIE接口與所述X86控制模塊相連；所述寄存器組與所述PCIE接口相連；所述內(nèi)存控制器分別與所述PCIE接口和內(nèi)存模塊相連；所述OFDM解碼器分別與所述寄存器組和所述多路高速AD轉(zhuǎn)換模塊相連；所述LTE協(xié)議解碼器分別與所述寄存器組和所述OFDM解碼器相連；所述多路選擇器分別與所述寄存器組、所述OFDM解碼器、所述LTE協(xié)議解碼器和所述內(nèi)存控制器相連。[0009]優(yōu)選地，所述FPGA處理模塊還包括一 MMO處理器，所述MMO處理器分別與所述 OFDM解碼器和多路選擇器相連。[0010]優(yōu)選地，所述多路選擇器為2選I模擬開(kāi)關(guān)、4選I模擬開(kāi)關(guān)或8選I模擬開(kāi)關(guān)。[0011]優(yōu)選地，所述寄存器組為16位寄存器組或32位寄存器組。[0012]優(yōu)選地，所述支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備還包括一與所述X86 控制模塊相連的硬盤(pán)。[0013]優(yōu)選地，所述內(nèi)存模塊為DDR3內(nèi)存。[0014]優(yōu)選地，所述X86控制模塊為Intel Core i5/i7CPU。[0015]如上所述，本實(shí)用新型所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，具有以下有益效果[0016]本實(shí)用新型可用于LTE無(wú)線通信系統(tǒng)的測(cè)試，能滿足單路或基于MMO的LTE無(wú)線通信系統(tǒng)的測(cè)試需求，實(shí)時(shí)記錄LTE無(wú)線通信系統(tǒng)中任意一個(gè)處理節(jié)點(diǎn)的數(shù)據(jù)，并實(shí)時(shí)分析當(dāng)前LTE無(wú)線通信系統(tǒng)的關(guān)鍵參數(shù)和指標(biāo)，極大地方便了 LTE無(wú)線通信系統(tǒng)的測(cè)試。


[0017]圖I顯示為本實(shí)用新型所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備的結(jié)構(gòu)示意圖。[0018]圖2顯示為本實(shí)用新型所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備中 FPGA處理模塊的結(jié)構(gòu)示意圖。[0019]元件標(biāo)號(hào)說(shuō)明[0020]I多路高速AD轉(zhuǎn)換模塊；[0021]2FPGA處理模塊；·[0022]21PCIE 接口；[0023]22寄存器組；[0024]23內(nèi)存控制器；[0025]24OFDM 解碼器；[0026]25LTE協(xié)議解碼器；[0027]26MIMO 處理器；[0028]27多路選擇器；[0029]3X86控制模塊；[0030]4內(nèi)存模塊；[0031]5硬盤(pán)。
具體實(shí)施方式
[0032]以下由特定的具體實(shí)施例說(shuō)明本實(shí)用新型的實(shí)施方式，熟悉此技術(shù)的人士可由本說(shuō)明書(shū)所揭露的內(nèi)容輕易地了解本實(shí)用新型的其他優(yōu)點(diǎn)及功效。[0033]請(qǐng)參閱附圖。須知，本說(shuō)明書(shū)所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說(shuō)明書(shū)所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本實(shí)用新型可實(shí)施的限定條件，故不具技術(shù)上的實(shí)質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本實(shí)用新型所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本實(shí)用新型所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時(shí)，本說(shuō)明書(shū)中所引用的如“上”、“下”、“左”、“右”、 “中間”及“一”等的用語(yǔ)，亦僅為便于敘述的明了，而非用以限定本實(shí)用新型可實(shí)施的范圍， 其相對(duì)關(guān)系的改變或調(diào)整，在無(wú)實(shí)質(zhì)變更技術(shù)內(nèi)容下，當(dāng)亦視為本實(shí)用新型可實(shí)施的范疇。[0034]下面結(jié)合實(shí)施例及附圖對(duì)本實(shí)用新型做進(jìn)一步詳細(xì)說(shuō)明。[0035]實(shí)施例[0036]本實(shí)施例提供一種支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，如圖I所示，該測(cè)試設(shè)備包括多路高速AD轉(zhuǎn)換模塊I、FPGA處理模塊2、X86控制模塊3、內(nèi)存模塊4、硬盤(pán)5 ;所述多路高速AD轉(zhuǎn)換模塊I實(shí)時(shí)采集LTE信號(hào)并將其轉(zhuǎn)換為L(zhǎng)TE數(shù)據(jù)；所述FPGA處理模塊2與所述多路高速AD轉(zhuǎn)換模塊I相連；所述X86控制模塊3通過(guò)PCIE總線與所述 FPGA處理模塊2相連；所述內(nèi)存模塊4與所述FPGA處理模塊2相連；所述X86控制模塊3 與硬盤(pán)5相連。[0037]所述多路高速AD轉(zhuǎn)換模塊I與LTE天線相連，用以實(shí)時(shí)采集LTE信號(hào)，并將LTE 信號(hào)轉(zhuǎn)換為L(zhǎng)TE數(shù)據(jù)。多路高速AD轉(zhuǎn)換模塊對(duì)應(yīng)的采集速率可達(dá)到5Gsps，位寬可達(dá)到 12bit。該多路高速AD轉(zhuǎn)換模塊可以配置為以最高速率5Gsps采集單路LTE數(shù)據(jù)模式，也可以配置為2或4路LTE數(shù)據(jù)采集模式。在2路數(shù)據(jù)采集模式下，最高可支持2. 5Gsps的 LTE數(shù)據(jù)采集率，而在4路數(shù)據(jù)采集模式下，最高可支持I. 25Gsps的LTE 數(shù)據(jù)采集率。[0038]所述FPGA處理模塊2用以分析和處理從多路高速AD轉(zhuǎn)換模塊采集的LTE數(shù)據(jù)， 同時(shí)將原始數(shù)據(jù)以及分析結(jié)果存儲(chǔ)于大容量高速內(nèi)存模塊4中。進(jìn)一步，如圖2所示，所述 FPGA處理模塊2包括PCIE接口 21、寄存器組22、內(nèi)存控制器23、OFDM解碼器24、LTE協(xié)議解碼器25、多路選擇器27、MMO處理器26 ;所述PCIE接口 21與所述X86控制模塊3相連；所述寄存器組22與所述PCIE接口 21相連；所述內(nèi)存控制器23分別與所述PCIE接口 21和內(nèi)存模塊4相連；所述OFDM解碼器24分別與所述寄存器組22和所述多路高速AD轉(zhuǎn)換模塊I相連；所述LTE協(xié)議解碼器25分別與所述寄存器組22和所述OFDM解碼器24相連；所述多路選擇器27分別與所述寄存器組22、所述OFDM解碼器24、所述LTE協(xié)議解碼器 25和所述內(nèi)存控制器23相連；所述MMO處理器26分別與所述OFDM解碼器24和多路選擇器27相連。[0039]所述PCIE接口 21用以連接PCIE總線，實(shí)現(xiàn)X86控制模塊3與FPGA處理模塊2 的通信。[0040]所述寄存器組22用以緩存來(lái)自X86控制模塊3的控制指令。進(jìn)一步，所述寄存器組為16位寄存器組或32位寄存器組。[0041]所述內(nèi)存控制器23用以接收來(lái)自X86控制模塊3的數(shù)據(jù)，并將其存儲(chǔ)到內(nèi)存模塊 4中；或從內(nèi)存模塊4中調(diào)取數(shù)據(jù)傳輸給X86控制模塊3。[0042]所述OFDM解碼器24用以接收并解碼來(lái)自多路高速AD轉(zhuǎn)換模塊I的LTE數(shù)據(jù)。[0043]所述LTE協(xié)議解碼器25用以分析解碼后的LTE數(shù)據(jù)的特性以及關(guān)鍵指標(biāo)，例如 數(shù)據(jù)的誤碼率(BER，PER)，信道狀況，LTE數(shù)據(jù)包類型，LTE傳輸包的具體數(shù)據(jù)等。[0044]所述MMO處理器26可以同時(shí)接收多路輸入的LTE數(shù)據(jù)，也可以同時(shí)輸出多路LTE 數(shù)據(jù)。[0045]所述多路選擇器27用以從寄存器組22、OFDM解碼器24、LTE協(xié)議解碼器25以及MIMO處理器26輸出的數(shù)據(jù)中選擇任意一路數(shù)據(jù)輸出，并將輸出的數(shù)據(jù)通過(guò)內(nèi)存控制器23 存儲(chǔ)到內(nèi)存模塊4中。進(jìn)一步，所述多路選擇器可以為2選I模擬開(kāi)關(guān)、4選I模擬開(kāi)關(guān)或 8選I模擬開(kāi)關(guān)。[0046]所述Χ86控制模塊3通過(guò)第二代PCIE接口 21與FPGA處理模塊2連接，實(shí)現(xiàn)對(duì) FPGA處理模塊和多路高速AD轉(zhuǎn)換模塊I的實(shí)時(shí)配置。此外，該Χ86控制模塊還能實(shí)時(shí)讀取多路高速FPGA處理模塊存儲(chǔ)的LTE數(shù)據(jù)和協(xié)議分析結(jié)果，并將這些結(jié)果存儲(chǔ)在硬盤(pán)5中， 便于進(jìn)一步的分析。進(jìn)一步，所述Χ86控制模塊為Intel Core i5/i7CPU。[0047]所述內(nèi)存模塊4用以存儲(chǔ)經(jīng)過(guò)多路高速FPGA處理模塊處理獲得的LTE數(shù)據(jù)和協(xié)議分析結(jié)果。進(jìn)一步，所述內(nèi)存為DDR3內(nèi)存。[0048]本實(shí)用新型利用FPGA的門(mén)級(jí)并行運(yùn)算，高性能的特點(diǎn)，以及可配置的靈活性，配合多通道高性能AD，提出一種支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備。該測(cè)試設(shè)備可用于LTE無(wú)線通信系統(tǒng)的測(cè)試，能滿足單路或基于MMO的LTE無(wú)線通信系統(tǒng)的測(cè)試需求，實(shí)時(shí)記錄LTE無(wú)線通信系統(tǒng)中任意一個(gè)處理節(jié)點(diǎn)的數(shù)據(jù)，并實(shí)時(shí)分析當(dāng)前LTE無(wú)線通信系統(tǒng)的關(guān)鍵參數(shù)和指標(biāo)，極大地方便了 LTE無(wú)線通信系統(tǒng)的測(cè)試。[0049]本實(shí)施例還提供一種支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備的工作方法， 其主要工作流程如下[0050]步驟一，用戶通過(guò)X86控制模塊配置所有數(shù)據(jù)傳輸參數(shù)以及控制參數(shù)，包括I)高速多路AD轉(zhuǎn)換模塊的配置，如選擇支持單路LTE數(shù)據(jù)還是基于MMO的多路LTE數(shù)據(jù)；2) FPGA處理模塊的內(nèi)部工作方式配置，如LTE數(shù)據(jù)通路數(shù)量，LTE數(shù)據(jù)采集觸發(fā)點(diǎn)，LTE數(shù)據(jù)分析模式，LTE模式等參數(shù)；3)內(nèi)存控制模塊控制的采集數(shù)據(jù)的保存信息，如數(shù)據(jù)保存位置， 保存數(shù)據(jù)量大小等。[0051]步驟二，用戶通過(guò)X86控制模塊啟動(dòng)支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備工作。步驟三，測(cè)試設(shè)備啟動(dòng)之后，X86控制模塊根據(jù)用戶的設(shè)定配置多路高速AD轉(zhuǎn)換模塊以及FPGA處理模塊。[0053]步驟四，多路高速AD轉(zhuǎn)換模塊實(shí)時(shí)采集由前端天線接收到的LTE信號(hào)，并將LTE 信號(hào)轉(zhuǎn)換為L(zhǎng)TE數(shù)據(jù)信號(hào)送入FPGA處理模塊中。[0054]步驟五，F(xiàn)PGA處理模塊包含了處理LTE數(shù)據(jù)信號(hào)所需的整條通信算法鏈路，包括 PCIE接口、OFDM解碼器、LTE協(xié)議解碼器、MIMO處理器、多路選擇器(即數(shù)據(jù)同步處理器)， 內(nèi)存控制器、寄存器組等模塊。進(jìn)一步，本步驟的實(shí)現(xiàn)過(guò)程為[0055]所述PCIE接口通過(guò)PCIE總線接收來(lái)自X86控制模塊的數(shù)據(jù)；[0056]所述寄存器組緩存來(lái)自X86控制模塊的控制指令；[0057]所述內(nèi)存控制器接收來(lái)自X86控制模塊的數(shù)據(jù)，并將其存儲(chǔ)到內(nèi)存模塊中；[0058]所述OFDM解碼器接收并解碼來(lái)自多路高速AD轉(zhuǎn)換模塊I的LTE數(shù)據(jù)；[0059]所述LTE協(xié)議解碼器分析解碼后的LTE數(shù)據(jù)的特性以及關(guān)鍵指標(biāo)，例如數(shù)據(jù)的誤碼率(BER，PER)，信道狀況，LTE數(shù)據(jù)包類型，LTE傳輸包的具體數(shù)據(jù)等；[0060]所述MMO處理器同時(shí)接收多路輸入的LTE數(shù)據(jù)，同時(shí)輸出多路LTE數(shù)據(jù)；[0061]所述多路選擇器從寄存器組、OFDM解碼器、LTE協(xié)議解碼器以及MMO處理器輸出的數(shù)據(jù)中選擇任意一路數(shù)據(jù)輸出，并將輸出的數(shù)據(jù)通過(guò)內(nèi)存控制器存儲(chǔ)到內(nèi)存模塊中；[0062]X86控制系統(tǒng)檢測(cè)FPGA處理模塊的處理狀態(tài)，并通過(guò)PCIE接口及內(nèi)存控制器實(shí)時(shí)地讀取內(nèi)存模塊中保存的LTE數(shù)據(jù)和當(dāng)前LTE數(shù)據(jù)通路關(guān)鍵指標(biāo)；其中LTE數(shù)據(jù)被保存在硬盤(pán) 中，便于用戶進(jìn)一步分析和測(cè)試，而當(dāng)前LTE數(shù)據(jù)通路的關(guān)鍵指標(biāo)將實(shí)時(shí)的反饋給X86 控制系統(tǒng)供用戶監(jiān)控。[0063]綜上所述，本實(shí)用新型有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。[0064]上述實(shí)施例僅例示性說(shuō)明本實(shí)用新型的原理及其功效，而非用于限制本實(shí)用新型。任何熟悉此技術(shù)的人士皆可在不違背本實(shí)用新型的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本實(shí)用新型所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本實(shí)用新型的權(quán)利要求所涵蓋。
權(quán)利要求1.一種支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，其特征在于，所述支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備包括實(shí)時(shí)采集LTE信號(hào)并將其轉(zhuǎn)換為L(zhǎng)TE數(shù)據(jù)的多路高速AD轉(zhuǎn)換模塊；FPGA處理模塊，與所述多路高速AD轉(zhuǎn)換模塊相連；X86控制模塊，通過(guò)PCIE總線與所述FPGA處理模塊相連；內(nèi)存模塊，與所述FPGA處理模塊相連。
2.根據(jù)權(quán)利要求I所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，其特征在于， 所述FPGA處理模塊包括PCIE接口，與所述X86控制模塊相連；寄存器組，與所述PCIE接口相連；內(nèi)存控制器，分別與所述PCIE接口和內(nèi)存模塊相連；OFDM解碼器，分別與所述寄存器組和所述多路高速AD轉(zhuǎn)換模塊相連；LTE協(xié)議解碼器，分別與所述寄存器組和所述OFDM解碼器相連；多路選擇器，分別與所述寄存器組、所述OFDM解碼器、所述LTE協(xié)議解碼器和所述內(nèi)存控制器相連。
3.根據(jù)權(quán)利要求2所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，其特征在于 所述FPGA處理模塊還包括一 MMO處理器，所述MMO處理器分別與所述OFDM解碼器和多路選擇器相連。
4.根據(jù)權(quán)利要求3所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，其特征在于 所述多路選擇器為2選I模擬開(kāi)關(guān)、4選I模擬開(kāi)關(guān)或8選I模擬開(kāi)關(guān)。
5.根據(jù)權(quán)利要求2所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，其特征在于 所述寄存器組為16位寄存器組或32位寄存器組。
6.根據(jù)權(quán)利要求I所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，其特征在于 所述支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備還包括一與所述X86控制模塊相連的硬盤(pán)。
7.根據(jù)權(quán)利要求I所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，其特征在于 所述內(nèi)存模塊為DDR3內(nèi)存。
8.根據(jù)權(quán)利要求I所述的支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，其特征在于 所述X86控制模塊為Intel Core i5/i7CPU。
專利摘要本實(shí)用新型提供一種支持LTE協(xié)議數(shù)據(jù)實(shí)時(shí)記錄與分析的測(cè)試設(shè)備，包括多路高速AD轉(zhuǎn)換模塊、FPGA處理模塊、X86控制模塊、內(nèi)存模塊；所述多路高速AD轉(zhuǎn)換模塊實(shí)時(shí)采集LTE信號(hào)并將其轉(zhuǎn)換為L(zhǎng)TE數(shù)據(jù)；所述FPGA處理模塊與所述多路高速AD轉(zhuǎn)換模塊相連；所述X86控制模塊通過(guò)PCIE總線與所述FPGA處理模塊相連；所述內(nèi)存模塊與所述FPGA處理模塊相連。本實(shí)用新型可用于LTE無(wú)線通信系統(tǒng)的測(cè)試，能滿足單路或基于MIMO的LTE無(wú)線通信系統(tǒng)的測(cè)試需求，實(shí)時(shí)記錄LTE無(wú)線通信系統(tǒng)中任意一個(gè)處理節(jié)點(diǎn)的數(shù)據(jù)，并實(shí)時(shí)分析當(dāng)前LTE無(wú)線通信系統(tǒng)的關(guān)鍵參數(shù)和指標(biāo)，極大地方便了LTE無(wú)線通信系統(tǒng)的測(cè)試。
文檔編號(hào)H04W24/08GK202799169SQ20122046201
公開(kāi)日2013年3月13日 申請(qǐng)日期2012年9月11日 優(yōu)先權(quán)日2012年9月11日
發(fā)明者王佶梁, 趙峰, 章晨 申請(qǐng)人:上海倍益酷電子科技有限公司