專利名稱：一種數(shù)字音頻信號傳輸設(shè)備的制作方法
技術(shù)領(lǐng)域：
一種數(shù)字音頻信號傳輸設(shè)備技術(shù)領(lǐng)域[0001]本實(shí)用新型涉及一種遠(yuǎn)程數(shù)據(jù)傳輸設(shè)備，特別是一種數(shù)字音頻信號傳輸設(shè)備。
背景技術(shù)：
[0002]業(yè)內(nèi)常用的數(shù)字音頻信號采用I2S的格式，I2S有4個(gè)主要信號1.串行時(shí)鐘 SCLK，也叫位時(shí)鐘(BCLK)，即對應(yīng)數(shù)字音頻的每一位數(shù)據(jù)，SCLK都有I個(gè)脈沖。SCLK的頻率 =2X采樣頻率X采樣位數(shù)。2.幀時(shí)鐘LRCK，用于切換左右聲道的數(shù)據(jù)。LRCK為“I”表示正在傳輸?shù)氖亲舐暤赖臄?shù)據(jù)，為“O”則表示正在傳輸?shù)氖怯衣暤赖臄?shù)據(jù)。LRCK的頻率等于采樣頻率。3.串行數(shù)據(jù)SDATA，就是用二進(jìn)制補(bǔ)碼表示的音頻數(shù)據(jù)。4.主時(shí)鐘信號MCLK， 稱為主時(shí)鐘，也叫系統(tǒng)時(shí)鐘(Sys Clock)，是采樣頻率SCLK的6倍或9倍。在遠(yuǎn)距離傳輸?shù)膽?yīng)用中，帶寬直接影響到傳輸?shù)乃俣群蛡鬏斝?，為了?jié)約寶貴的帶寬，需要傳輸盡可能少的必須的信號。在以上的4個(gè)信號中，主時(shí)鐘信號MCLK是可以采取一些技術(shù)手段，而不需要傳輸?shù)?。[0003]目前普遍使用的技術(shù)手段是利用MCLK相對于SCLK的倍數(shù)關(guān)系，采用PLL(頻率合成器)，在接收端以SCLK為PLL的輸入，并設(shè)定倍數(shù)，6倍或9倍，就可以輸出MCLK。但這方案有以下的缺點(diǎn)1) PLL成本比較高，2)要求作為的輸入信號的SCLK頻率很穩(wěn)定，這在遠(yuǎn)傳的應(yīng)用中不一定能滿足。發(fā)明內(nèi)容[0004]為解決上述問題，本實(shí)用新型公開了一種數(shù)字音頻信號傳輸設(shè)備，通過在接收端利用CPLD恢復(fù)信號，生成匹配的MCLK信號，減少了遠(yuǎn)程信息傳輸?shù)臄?shù)據(jù)量，節(jié)約了傳輸帶寬，降低了信號傳輸?shù)某杀尽0005]本實(shí)用新型公開的數(shù)字音頻信號傳輸設(shè)備，包括接收端和發(fā)送端，接收端包括配置接口、DAC、本地振蕩器和CPLD，配置接口連接在CPLD上，本地振蕩器向CPLD輸出MCLK信號，CPLD向DAC輸出信號。[0006]本實(shí)用新型公開的數(shù)字音頻信號傳輸設(shè)備的一種改進(jìn)，接收端接收發(fā)送端輸出的 SCLK, LRCK和SDATA三個(gè)信號。[0007]本實(shí)用新型公開的數(shù)字音頻信號傳輸設(shè)備的又一種改進(jìn)，發(fā)送端輸出的SCLK、 LRCK和SDATA信號輸入到CPLD。[0008]本實(shí)用新型公開的數(shù)字音頻信號傳輸設(shè)備的又一種改進(jìn)，CPLD向DCA輸出SCLK、 LRCK, SDATA、MCLK 四個(gè)信號。[0009]本實(shí)用新型公開的數(shù)字音頻信號傳輸設(shè)備，通過在接收端由本地振蕩器生成 MCLK，有效地減少了遠(yuǎn)程信號的傳輸量，節(jié)約傳輸帶寬，降低了數(shù)據(jù)傳輸成本。
[0010]圖I、本實(shí)用新型公開的數(shù)字音頻信號傳輸設(shè)備的系統(tǒng)結(jié)構(gòu)圖；[0011]圖2、本實(shí)用新型公開的CPLD內(nèi)部邏輯結(jié)構(gòu)圖。
具體實(shí)施方式
[0012]
以下結(jié)合附圖和具體實(shí)施方式
，進(jìn)一步闡明本實(shí)用新型，應(yīng)理解下述具體實(shí)施方式
僅用于說明本實(shí)用新型而不用于限制本實(shí)用新型的范圍。需要說明的是，下面描述中使用的詞語“前”、“后”、“左”、“右”、“上”和“下”指的是附圖中的方向，詞語“內(nèi)”和“外”分別指的是朝向或遠(yuǎn)離特定部件幾何中心的方向。[0013]如圖I和圖2所示，本實(shí)用新型公開的數(shù)字音頻信號傳輸設(shè)備，包括接收端和發(fā)送端，接收端包括配置接口、DAC、本地振蕩器和CPLD，配置接口連接在CPLD上，本地振蕩器向 CPLD輸出MCLK信號，CPLD向DAC輸出信號。[0014]作為一種優(yōu)選，接收端接收發(fā)送端輸出的SCLK、LRCK和SDATA三個(gè)信號。[0015]作為一種優(yōu)選，發(fā)送端輸出的SCLK、LRCK和SDATA信號輸入到CPLD。[0016]作為一種優(yōu)選，CPLD向DCA輸出SCLK、LRCK, SDATA, MCLK四個(gè)信號。[0017]發(fā)送端是傳輸SCLK，LRCK, SDATA三個(gè)信號，在接收端，用本地振蕩器產(chǎn)生MCLK，當(dāng)然，這里產(chǎn)生的MCLK與發(fā)送端的MCLK是沒有同步關(guān)系的，只是頻率大體一樣。[0018]如圖2所示，CPLD內(nèi)部被配置成兩部分組成，一是雙端口雙時(shí)鐘緩存器，用輸入的 SCLK作為寫時(shí)鐘；利用本地振蕩器產(chǎn)生的MCLK作為讀時(shí)鐘，讀取之前寫入的數(shù)據(jù)。[0019]二是分頻器，按6或9倍分頻生成SCLK_out，[0020]另夕卜，MCLK_out與MCLK_in是直通的。[0021]通過以上的邏輯結(jié)構(gòu)，可以實(shí)現(xiàn)利用本地的MCLK，產(chǎn)生與MCLK同步的SCLK_out， LRCK_out 和 SDATA_out。MCLK_out、SCLK_out，LRCK_out 和 SDATA_out 這 4 個(gè)信號，組成了完整的數(shù)字音頻信號輸入到DAC，DAC再輸出左聲道輸出信號和右聲道輸出信號。[0022]CPLD (Complex Programmable Logic Device)的芯片，型號是 ALTERA EPM240,通過CPLD內(nèi)部的邏輯設(shè)計(jì)，用戶可以自行構(gòu)造邏輯功能，實(shí)現(xiàn)各種電路功能。DAC的型號為 PCM1716[0023]本實(shí)用新型公開的數(shù)字音頻信號傳輸設(shè)備，通過在接收端由本地振蕩器生成 MCLK，有效地減少了遠(yuǎn)程信號的傳輸量，節(jié)約傳輸帶寬，降低了數(shù)據(jù)傳輸成本。[0024]本實(shí)用新型方案所公開的技術(shù)手段不僅限于上述技術(shù)手段所公開的技術(shù)手段，還包括由以上技術(shù)特征任意組合所組成的技術(shù)方案。
權(quán)利要求1.一種數(shù)字音頻信號傳輸設(shè)備，包括接收端和發(fā)送端，其特征在于所述的接收端包括配置接口、DAC、本地振蕩器和CPLD，所述的配置接口連接在CPLD上，所述的本地振蕩器向CPLD輸出MCLK信號，所述的CPLD向DAC輸出信號。
2.根據(jù)權(quán)利要求I所述的數(shù)字音頻信號傳輸設(shè)備，其特征在于所述的接收端接收發(fā)送端輸出的SCLK、LRCK和SDATA三個(gè)信號。
3.根據(jù)權(quán)利要求2所述的數(shù)字音頻信號傳輸設(shè)備，其特征在于所述的發(fā)送端輸出的SCLK, LRCK 和 SDATA 信號輸入到 CPLD。
4.根據(jù)權(quán)利要求I所述的數(shù)字音頻信號傳輸設(shè)備，其特征在于所述的CPLD向DCA輸出 SCLK、LRCK, SDATA, MCLK 四個(gè)信號。
專利摘要本實(shí)用新型公開的一種數(shù)字音頻信號傳輸設(shè)備，包括接收端和發(fā)送端，接收端包括配置接口、DAC、本地振蕩器和CPLD，配置接口連接在CPLD上，本地振蕩器向CPLD輸出MCLK信號，CPLD向DAC輸出信號。本實(shí)用新型解決的技術(shù)問題在于降低遠(yuǎn)距離數(shù)字信號傳輸成本。通過本實(shí)用新型公開的一種數(shù)字音頻信號傳輸設(shè)備，通過在接收端產(chǎn)生MCLK信號，減少了遠(yuǎn)程信號傳輸?shù)臄?shù)據(jù)量，降低了對傳輸信道帶寬的占據(jù)，提高了傳輸效率，降低了傳輸成本。
文檔編號H04B1/40GK202818282SQ20122032299
公開日2013年3月20日 申請日期2012年7月5日 優(yōu)先權(quán)日2012年7月5日
發(fā)明者葉曉峰 申請人:江蘇歐帝電子科技有限公司