專利名稱：高速udp數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速UDP (用 戶數(shù)據(jù)包協(xié)議)數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置和方法，特別涉及基于SoPC(可編程片上系統(tǒng))高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置及方法。
背景技術(shù)：
隨著技術(shù)成本的降低，千兆網(wǎng)的作用范疇開始超越網(wǎng)絡(luò)主干網(wǎng)領(lǐng)域。它具備的高帶寬以及網(wǎng)絡(luò)兼容性使其在其他傳輸領(lǐng)域上也受到了廣泛的關(guān)注。但是人們發(fā)現(xiàn)對(duì)一個(gè)千兆以太網(wǎng)數(shù)據(jù)流的處理，可以輕易消耗掉處理器的大部分處理能力，甚至全部用上也不夠用，此時(shí)的CPU的主要工作是在響應(yīng)中斷，并做一些打包、拆包、差錯(cuò)校驗(yàn)等比較簡(jiǎn)單但比較耗時(shí)的I/o類操作，使其無法提供供有用的服務(wù)。為了解決上述問題，傳統(tǒng)方法采用FPGA+CPU的解決方案，如Freescale的多款PowerPC芯片都自帶了三速以太網(wǎng)控制器ETSEC，如MPC8314可以提供10/100/1000M三速的接口，需要外部的PHY芯片。每個(gè)ETSEC可以提供GMII，RGMII，Mil，RMII等接口。根據(jù)某廣播系統(tǒng)的需求即支持IOM/1OOM/1OOOMbps高速數(shù)據(jù)寬帶傳輸和支持網(wǎng)口監(jiān)控與監(jiān)視，基于FPGA和MPC8314的高速數(shù)據(jù)網(wǎng)絡(luò)傳輸和網(wǎng)絡(luò)協(xié)議的復(fù)接器如圖I所示?；贔PGA和MPC8314的高速數(shù)據(jù)網(wǎng)絡(luò)傳輸和網(wǎng)絡(luò)協(xié)議處理方案雖然能夠解決千兆網(wǎng)傳輸和處理問題，但是具有以下缺點(diǎn)(I)系統(tǒng)芯片眾多，接口眾多，硬件實(shí)現(xiàn)復(fù)雜度高，功耗高，成本高。(2)系統(tǒng)軟件設(shè)計(jì)方面難度大，驅(qū)動(dòng)程序較多。如何在眾多的芯片解決方案中選擇系統(tǒng)實(shí)現(xiàn)復(fù)雜度較低、成本較少、功耗較低的系統(tǒng)軟硬件解決方案，成為一個(gè)亟待解決的問題。

發(fā)明內(nèi)容
為了克服現(xiàn)有技術(shù)的不足，本發(fā)明的目的在于提供一種基于SoPC的高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置。本發(fā)明的另一目的在于提供一種上述復(fù)接裝置的復(fù)接方法。本發(fā)明的目的通過以下技術(shù)方案實(shí)現(xiàn)高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置，包括Altera FPGA EP3C120 (現(xiàn)場(chǎng)可編程門陣列)、SDRAM(同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)、EPCS Flash(可擦除可編程可配置串行閃存)、PHY(物理層芯片)、電源模塊和時(shí)鐘；所述電源模塊分別與Altera FPGAEP3C120、SDRAM、EPCS Flash、PHY連接；所述Altera FPGA EP3C120分別通過IO接口(輸入輸出接口 )與SDRAM, EPCS Flash、PHY、時(shí)鐘連接；所述Altera FPGA EP3C120 包括軟核處理器 NIOS II、SDRAM 控制器、EPCS Flash控制器、命令字存儲(chǔ)器、RX SGDMA (接收分布式DMA)、TX SGDMA (發(fā)送分布式DMA)、復(fù)接器、錯(cuò)誤適配器、三速M(fèi)AC、UDP打包器、對(duì)齊填充器；所述軟核處理器NIOS II分別與SDRAM控制器、EPCS Flash控制器、命令字存儲(chǔ)器連接；所述RX SGDMA, TX SGDMA分別與命令字存儲(chǔ)器連接；所述RX SGDMA, TX SGDMA分別與SDRAM控制器連接；所述三速M(fèi)AC、RX SGDMA, SDRAM控制器、SDRAM依次連接，構(gòu)成網(wǎng)絡(luò)協(xié)議流接收通道；所述SGDMA、SDRAM控制器、TX SGDMA依次連接，構(gòu)成網(wǎng)絡(luò)協(xié)議流發(fā)送通道；所述UDP打包器、對(duì)齊填充器依次連接，構(gòu)成高速Μ)Ρ數(shù)據(jù)流通道；高速UDP數(shù)據(jù)流通道和網(wǎng)絡(luò)協(xié)議流發(fā)送通道經(jīng)復(fù)接器復(fù)接后依次經(jīng)錯(cuò)誤適配器、三速M(fèi)AC連接到物理層PHY。 所述SDRAM 為 MT48LC16M16A2。所述EPCS Flash 為 EPCS128。所述PHY 為 Marvell 88E1111。所述電源模塊為TI PTH05050。高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置的復(fù)接方法，包括以下步驟(I)依次通過三速M(fèi)AC、RX SGDMA、SDRAM控制器、SGDMA接收網(wǎng)絡(luò)協(xié)議流；(2)接收到的網(wǎng)絡(luò)協(xié)議流依次通過SGDMA、SDRAM控制器、TX SGDMA發(fā)送到復(fù)接器；(3)高速UDP數(shù)據(jù)流依次經(jīng)UDP打包、對(duì)齊填充處理后傳送到復(fù)接器；(4)復(fù)接器對(duì)高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流進(jìn)行復(fù)接后依次經(jīng)錯(cuò)誤適配器、三速M(fèi)AC傳輸?shù)轿锢韺覲HY。所述網(wǎng)絡(luò)協(xié)議流米用LwIP協(xié)議棧。本發(fā)明基于SoPC的高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置和方法可用于需傳輸大數(shù)據(jù)量而且需要網(wǎng)絡(luò)監(jiān)控和監(jiān)視的場(chǎng)合，利用該系統(tǒng)強(qiáng)大的網(wǎng)絡(luò)處理能力，可以將需要較強(qiáng)的服務(wù)器才能處理的負(fù)荷卸載到的高速UDP數(shù)據(jù)流通道，而對(duì)系統(tǒng)的監(jiān)視和監(jiān)控則由網(wǎng)絡(luò)協(xié)議流通道來處理，而該網(wǎng)絡(luò)協(xié)議流通道架構(gòu)也經(jīng)過了優(yōu)化，相關(guān)的網(wǎng)絡(luò)協(xié)議棧選擇了精練的LwIP協(xié)議棧。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)和技術(shù)效果I、高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流可采用不同的UDP端口，有利于遠(yuǎn)程監(jiān)控終端和數(shù)據(jù)接收端空間上分開。 2、高速UDP數(shù)據(jù)流通路采用硬件描述語(yǔ)言和SoPC組件實(shí)現(xiàn)，硬件描述語(yǔ)言描述的高速數(shù)據(jù)網(wǎng)絡(luò)傳輸通路能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量，實(shí)時(shí)性強(qiáng)。3、采用SoPC組件，降低了廣播系統(tǒng)、流媒體系統(tǒng)的設(shè)計(jì)復(fù)雜度、成本和功耗。


圖I為基于FPGA和MPC8314的高速數(shù)據(jù)網(wǎng)絡(luò)傳輸和網(wǎng)絡(luò)協(xié)議復(fù)接裝置的示意圖。圖2為本發(fā)明高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置的示意圖。圖3為本發(fā)明高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接方法的時(shí)鐘樹。
具體實(shí)施例方式下面結(jié)合實(shí)施例及附圖，對(duì)本發(fā)明作進(jìn)一步地詳細(xì)說明，但本發(fā)明的實(shí)施方式不限于此。
實(shí)施例如圖2所示，本發(fā)明高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置，包括Altera FPGAEP3C120 I、SDRAM 2、EPCS Flash 3、物理層PHY 4、電源模塊5和時(shí)鐘17 ;所述電源模塊5分別與 FPGA USDRAM 2,EPCS Flash 3、物理層 PHY 4 連接；所述 Altera FPGA EP3C120 I分別通過IO接口與SDRAM 2, EPCS Flash 3、物理層PHY 4、時(shí)鐘17連接；所述Altera FPGA EP3C120 I 包括軟核處理器 NIOS II 6、SDRAM 控制器 7、EPCSFlash 3、命令字存儲(chǔ)器10、RX SGDMA 9, TX SGDMA 11、復(fù)接器12、錯(cuò)誤適配器13、三速M(fèi)AC14、UDP打包器15、對(duì)齊填充器16。Altera FPGA EP3C120 I前所未有的同時(shí)實(shí)現(xiàn)了低功耗、高性能和低成本，能夠支持更多的大 批量、低成本FPGA應(yīng)用。體系結(jié)構(gòu)都含有非常高效的互聯(lián)和低偏移時(shí)鐘網(wǎng)絡(luò)，為時(shí)鐘和數(shù)據(jù)信號(hào)結(jié)構(gòu)提供鏈接。所述軟核處理器NIOS II分別通過 Avalon Memory-Memory (即 Avalon-ΜΜ 總線)與 SDRAM 控制器 7、EPCS Flash 控制器8、命令字存儲(chǔ)器10連接；所述RX SGDMA 9,TX SGDMA 11分別通過Avalon-MM總線與命令字存儲(chǔ)器10連接；所述RXSGDMA 9,TX SGDMA 11通過Avalon-MM總線分別與SDRAM控制器7連接。Altera FPGA EP3C120的內(nèi)部資源如表I所示。表1、EP3C120的內(nèi)部資源
權(quán)利要求
1.高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置，其特征在于，包括AlteraFPGA EP3C120、SDRAM、EPCS Flash、物理層PHY、電源模塊和時(shí)鐘；所述電源模塊分別與Altera FPGAEP3C120、SDRAM、EPCS Flash、物理層 PHY 連接；所述 Altera FPGA EP3C120 分別通過 IO 接ロ與SDRAM、EPCS Flash、物理層PHY、時(shí)鐘連接； 所述Altera FPGA EP3C120包括軟核處理器NIOS II、SDRAM控制器、EPCS Flash控制器、命令字存儲(chǔ)器、RX SGDMA.TX SGDMA、復(fù)接器、錯(cuò)誤適配器、三速M(fèi)AC、UDP打包器、對(duì)齊填充器； 所述軟核處理器NIOS II分別與SDRAM控制器、EPCS Flash控制器、命令字存儲(chǔ)器連接；所述RX SGDMA, TX SGDMA分別與命令字存儲(chǔ)器連接；所述RX SGDMA, TX SGDMA分別與SDRAM控制器連接； 所述三速M(fèi)AC、RX SGDMA、SDRAM控制器、SDRAM依次連接，構(gòu)成網(wǎng)絡(luò)協(xié)議流接收通道； 所述SGDMA、SDRAM控制器、TX SGDMA依次連接，構(gòu)成網(wǎng)絡(luò)協(xié)議流發(fā)送通道； 所述m)P打包器、對(duì)齊填充器依次連接，構(gòu)成高速m)P數(shù)據(jù)流通道； 高速UDP數(shù)據(jù)流通道和網(wǎng)絡(luò)協(xié)議流發(fā)送通道經(jīng)復(fù)接器復(fù)接后依次經(jīng)錯(cuò)誤適配器、三速M(fèi)AC連接到物理層PHY。
2.根據(jù)權(quán)利要求I所述的高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置，其特征在于，所述SDRAM 為 MT48LC16M16A2。
3.根據(jù)權(quán)利要求I所述的高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置，其特征在于，所述EPCS Flash 為 EPCSI28
4.根據(jù)權(quán)利要求I所述的高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置，其特征在于，所述物理層 PHY 為 Marvell 88E1111。
5.根據(jù)權(quán)利要求I所述的高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置，其特征在于，所述電源模塊為TI PTH05050。
6.權(quán)利要求I 5任一項(xiàng)所述高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置的復(fù)接方法，其特征在于，包括以下步驟 (1)依次通過三速M(fèi)AC、RXSGDMA、SDRAM控制器、SGDMA接收網(wǎng)絡(luò)協(xié)議流； (2)接收到的網(wǎng)絡(luò)協(xié)議流依次通過SGDMA、SDRAM控制器、TXSGDMA發(fā)送到復(fù)接器； (3)高速UDP數(shù)據(jù)流依次經(jīng)UDP打包、對(duì)齊填充處理后傳送到復(fù)接器； (4)復(fù)接器對(duì)高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流進(jìn)行復(fù)接后依次經(jīng)錯(cuò)誤適配器、三速M(fèi)AC傳輸?shù)轿锢韺覲HY。
7.根據(jù)權(quán)利要求6所述的復(fù)接方法，其特征在于，所述網(wǎng)絡(luò)協(xié)議流采用LwIP協(xié)議棧。
全文摘要
本發(fā)明公開了基于SoPC的高速UDP數(shù)據(jù)流和網(wǎng)絡(luò)協(xié)議流復(fù)接裝置，由三速M(fèi)AC、RX SGDMA、SDRAM控制器、SDRAM構(gòu)成網(wǎng)絡(luò)協(xié)議流接收通道；由SGDMA、SDRAM控制器、TX SGDMA構(gòu)成網(wǎng)絡(luò)協(xié)議流發(fā)送通道；由UDP打包器、對(duì)齊填充器構(gòu)成高速UDP數(shù)據(jù)流通道；高速UDP數(shù)據(jù)流通道和網(wǎng)絡(luò)協(xié)議流發(fā)送通道經(jīng)復(fù)接器復(fù)接后依次經(jīng)錯(cuò)誤適配器、三速M(fèi)AC連接到物理層。本發(fā)明還公開了上述復(fù)接裝置的復(fù)接方法。與現(xiàn)有技術(shù)相比，本發(fā)明具有數(shù)據(jù)吞吐量高，實(shí)時(shí)性強(qiáng)，成本低的優(yōu)點(diǎn)。
文檔編號(hào)H04L29/06GK102684987SQ20111039051
公開日2012年9月19日 申請(qǐng)日期2011年11月30日 優(yōu)先權(quán)日2011年11月30日
發(fā)明者趙葉星, 高翔峰 申請(qǐng)人:廣州海格通信集團(tuán)股份有限公司