專利名稱：數(shù)字控制振蕩器、正交載波的產(chǎn)生方法及正交調(diào)幅調(diào)制系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及正交調(diào)幅調(diào)制技術(shù)領(lǐng)域，特別涉及一種數(shù)字控制振蕩器、正交載波的產(chǎn)生方法及正交調(diào)幅調(diào)制系統(tǒng)。
背景技術(shù)：
正交幅度調(diào)制(QAM，Quadrature Amplitude Modulation)是一種振幅和相位相結(jié)合的高階調(diào)制方式，具有較高的頻帶利用率和較好的功率利用率。因此被廣泛應(yīng)用于中、大容量數(shù)字微波通信系統(tǒng)、有線電視網(wǎng)絡(luò)高數(shù)據(jù)傳輸、衛(wèi)星通信等領(lǐng)域。所謂正交振幅調(diào)制，就是用兩個獨立的基帶波形對兩個相互正交的同頻載波進行抑制載波的雙邊帶調(diào)制，利用這種已調(diào)信號在同一帶寬內(nèi)頻譜的正交性來實現(xiàn)兩路并行的數(shù)字信息傳輸。所以，兩個載波的正交性(幅度差、相位差、頻率差)對QAM調(diào)制系統(tǒng)具有很大的影響。QAM 信號的一般表達式為s (t) = I .cos (ω ct)+Q .Sin(COct),其中 I、Q為基帶信號，cos (ω ct)、sin (ω ct)為兩個正交的載波?；谏鲜龉降牡芽▋杭軜?gòu)的QAM調(diào)制方案的實現(xiàn)方框圖如圖1所示。這種結(jié)構(gòu)的QAM調(diào)制器通常包含編碼器101，脈沖整形濾波器102、103，載波產(chǎn)生模塊104，兩個乘法器105、106，以及加法器107。編碼器101首先對輸入位流作電平轉(zhuǎn)換分成兩路，再分別映射到星座圖中的星座點的位置，形成同相(I，In_phaSe)信號和正交(Q，Quadrature)信號。 為了減少碼間干擾以及提高頻譜利用率，讓I和Q分別通過脈沖整形濾波器102、103，通常是平方根升余弦濾波器。濾波后的輸出分別與相互正交的兩路載波相乘，以分別產(chǎn)生同相和正交分量，并將兩路分量相加就可以得到已調(diào)QAM輸出信號s(t)。上述正交調(diào)制實現(xiàn)過程有模擬和數(shù)字兩種方法。由于模擬器件的一致性和穩(wěn)定性都不夠理想，因此很難保證兩路正交通路之間幅度的一致性及相位的正交性，這就大大影響了系統(tǒng)的性能。隨著數(shù)字技術(shù)的飛速發(fā)展，數(shù)字方法實現(xiàn)正交調(diào)制由于具有較好的正交性而得到廣泛的采用。目前，已經(jīng)出現(xiàn)數(shù)字方法實現(xiàn)正交調(diào)制的技術(shù)方案。文獻《DDS在正交調(diào)制技術(shù)中的應(yīng)用》(《電子技術(shù)應(yīng)用》，2002年，第觀卷，第03期)公開了一種基于笛卡兒架構(gòu)的直接數(shù)字頻率合成(DDS, Direct Digital Synthesizer)衛(wèi)星調(diào)制電路。該電路以DDS芯片 AD98M作為核心芯片產(chǎn)生兩路正交載波。載波產(chǎn)生模塊部分的原理框圖如圖2所示。它主要由高速數(shù)字信號處理器DSP、AD98M、時鐘產(chǎn)生電路、帶通濾波器、放大器、倍頻器、開關(guān)電路等組成。其中，DDS芯片AD98M具有正交兩路信號輸出功能。根據(jù)對AD98M的雜散指標分析，它達不到輸出頻帶內(nèi)的寬帶雜散指標要求，所以選擇AD98M雜散抑制比較好的頻段 (實際輸出頻率的一半)，然后再進行倍頻。由于寬帶輸出信號的諧波抑制也很難做得好， 所以先對AD98M輸出的A、B兩路信號進行分路，然后再分別倍頻以提高諧波抑制度，同時進一步降低雜散。以其中A通道為例，其中一路輸出信號頻率為沈 35MHz，經(jīng)放大、2倍頻、濾波后輸出52 70MHz信號；另一路輸出35 44MHz信號，經(jīng)放大、2倍頻、濾波后輸出70 88MHz信號，最終產(chǎn)生所要求的52 88MHz的正弦信號。B通道的原理與A通道相同。但是在實現(xiàn)本發(fā)明的過程中，發(fā)明人分析圖2載波產(chǎn)生電路的實現(xiàn)過程，發(fā)現(xiàn)不可避免的存在如下問題AD98M芯片本身價格不菲。而且，受限于AD98M芯片的雜散指標， 該衛(wèi)星調(diào)制電路還要根據(jù)不同的載波頻段，對AD98M芯片輸出的正交信號分別作放大、二倍頻和帶通濾波。因此該電路控制復雜、成本也很高。并且，AD9854芯片輸出的2路載波并非嚴格的相位正交，而是存在0. 2 1度的相位偏差。由此產(chǎn)生的兩路載波也會存在載波偏移誤差。載波偏移不影響星座圖上I、Q點的位置，對已調(diào)QAM信號質(zhì)量不會造成很大的影響。但從已調(diào)信號的頻譜上看，會出現(xiàn)基帶泄露，因此需要帶通濾波器將其濾除，否則會影響后續(xù)的功率放大電路。此外，AD98M芯片內(nèi)嵌了兩個數(shù)字/模擬轉(zhuǎn)換器(DAC)用于輸出模擬的兩路載波。 由于制造工藝的限制，很難生產(chǎn)出理想的、完全線性的DAC。當把數(shù)字化的正弦波輸入到一個實際的DAC，在DAC的輸出端得到的不僅是一個正弦波，而且還有它的多次諧波分量(稱為諧波失真)以及這些諧波分量的鏡像分量。兩路載波的諧波失真最終引起已調(diào)QAM信號失真，時域上出現(xiàn)寄生的幅度調(diào)制，頻域上出現(xiàn)鏡像干擾。由于這種失真與已調(diào)信號處于同一頻段，很難使用帶通濾波器濾除。

發(fā)明內(nèi)容
本發(fā)明實施例提供一種數(shù)字控制振蕩器、正交載波的產(chǎn)生方法及正交調(diào)幅調(diào)制系統(tǒng)，目的在于使得正交載波具有嚴格的相位正交性和幅度一致性，避免增益誤差，并且設(shè)備結(jié)構(gòu)簡單、節(jié)約成本。為達到上述目的，本發(fā)明實施例提供數(shù)字控制振蕩器，該數(shù)字控制振蕩器包括 DDS地址累加器、相位寄存器、相位加法器、合路開關(guān)、波表存儲器、分路開關(guān)；所述DDS地址累加器在第一時鐘的作用下，對載波頻率控制字進行累加，并將累加后的結(jié)果發(fā)送給相位寄存器和相位加法器；所述相位寄存器在所述第一時鐘的作用下，寄存和截位所述累加后的結(jié)果，獲得產(chǎn)生正弦波的地址信息；所述相位加法器在所述第一時鐘的作用下，截位所述累加后的結(jié)果后加上90°的相位偏移，獲得產(chǎn)生余弦波的地址信息；所述合路開關(guān)在第二時鐘的作用下，將所述產(chǎn)生正弦波的地址信息和所述產(chǎn)生余弦波的地址信息合并；所述第二時鐘與所述第一時鐘同源，且所述第二時鐘的頻率為所述第一時鐘的頻率的兩倍；所述波表存儲器在所述第二時鐘的作用下，根據(jù)所述合路開關(guān)的結(jié)果對波表進行尋址并輸出波表數(shù)據(jù)；所述分路開關(guān)在所述第一時鐘的作用下，根據(jù)所述波表數(shù)據(jù)輸出余弦波信號和正弦波信號，產(chǎn)生所需的正交載波。本發(fā)明實施例還提供一種正交載波的產(chǎn)生方法，所述方法包括
在第一時鐘的作用下，DDS地址累加器對載波頻率控制字進行累加，并將累加后的結(jié)果發(fā)送給相位寄存器和相位加法器；所述相位寄存器寄存和截位所述累加后的結(jié)果，獲得產(chǎn)生正弦波的地址信息；所述相位加法器截位所述累加后的結(jié)果后加上90°的相位偏移，獲得產(chǎn)生余弦波的地址信息；在第二時鐘的作用下，合路開關(guān)將所述產(chǎn)生正弦波的地址信息和所述產(chǎn)生余弦波的地址信息合并；其中，所述第二時鐘與所述第一時鐘同源，且所述第二時鐘的頻率為所述第一時鐘的頻率的兩倍；波表存儲器根據(jù)所述合路開關(guān)的結(jié)果對波表進行尋址并輸出波表數(shù)據(jù)；在所述第一時鐘的作用下，分路開關(guān)根據(jù)所述波表數(shù)據(jù)輸出余弦波信號和正弦波信號，產(chǎn)生所需的正交載波。本發(fā)明實施例還提供一種正交調(diào)幅調(diào)制系統(tǒng)，所述正交調(diào)幅調(diào)制系統(tǒng)包括現(xiàn)場可編程門陣列，所述現(xiàn)場可編程門陣列包括如上所述的數(shù)字控制振蕩器。本發(fā)明實施例的有益效果在于，通過數(shù)字振蕩器輸出的正交載波具有嚴格的相位正交性和幅度一致性，增益誤差??；并且載波頻率分辨率高、切換時間短、載波相位連續(xù)； 此外，設(shè)備結(jié)構(gòu)簡單、成本低。


此處所說明的附圖用來提供對本發(fā)明的進一步理解，構(gòu)成本申請的一部分，并不構(gòu)成對本發(fā)明的限定。在附圖中圖1是現(xiàn)有技術(shù)的正交幅度調(diào)制的原理框圖；圖2是現(xiàn)有技術(shù)的基于專用芯片的正交載波的實現(xiàn)框圖；圖3是本發(fā)明實施例的數(shù)字控制振蕩器的構(gòu)成示意圖；圖4是本發(fā)明實施例的正交載波的產(chǎn)生方法的流程圖；圖5是本發(fā)明實施例的正交調(diào)幅調(diào)制系統(tǒng)的構(gòu)成示意圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，下面結(jié)合附圖對本發(fā)明實施例作進一步詳細說明。在此，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，但并不作為對本發(fā)明的限定。本發(fā)明實施例提供一種數(shù)字控制振蕩器(NCO，Numerical Controlled Oscillator)，如圖3所示，該數(shù)字控制振蕩器包括DDS地址累加器301、相位寄存器302、 相位加法器303、合路開關(guān)304、波表存儲器305、分路開關(guān)306 ；其中，DDS地址累加器301在第一時鐘的作用下，對載波頻率控制字K進行累加，并將累加后的結(jié)果發(fā)送給相位寄存器302和相位加法器303 ；相位寄存器302在第一時鐘的作用下寄存和截位DDS地址累加器301累加后的結(jié)果，獲得As，作為產(chǎn)生正弦波的地址信息；相位加法器303在第一時鐘的作用下截位DDS地址累加器301累加后的結(jié)果后， 加上90°的相位偏移，獲得Ac，作為產(chǎn)生余弦波的地址信息；
合路開關(guān)304在第二時鐘的作用下，將Ac和As合并；其中，第二時鐘與第一時鐘同源，且第一時鐘的頻率為fc，第二時鐘的頻率為2fc ；第二時鐘的頻率為第一時鐘的頻率的兩倍，第一時鐘的周期為第二時鐘的周期的兩倍；波表存儲器305在第二時鐘的作用下，根據(jù)合路開關(guān)304的結(jié)果對波表進行尋址并輸出波表數(shù)據(jù)；分路開關(guān)306在第一時鐘的作用下，根據(jù)波表數(shù)據(jù)輸出余弦波信號和正弦波信號，產(chǎn)生所需的正交載波。在本實施例中，每來一個頻率為fc的第一時鐘，DDS地址累加器301對載波頻率控制字K累加一次。累加后的N位結(jié)果同時送給相位寄存器302和相位加法器303。在本實施例中，為了取得極高的頻率分辨率，DDS地址累加器301的位寬N要求很大；不過限于體積和成本，波表存儲器305的容量對應(yīng)的地址位寬Y通常遠小于DDS地址累加器301的地址位寬N。所以，相位寄存器302和相位加法器303必須對地址截位后再尋址波表存儲器305。在本實施例中，根據(jù)關(guān)系式sin( α+ Ji/2) = cos ( α )，在頻率為fc的第一時鐘下，相位加法器303首先截位DDS地址累加器301的結(jié)果，然后對其加上90度的相位偏移 (具體地，就是對高2bit加上二進制數(shù)“01 ”，低位不變)，這樣，可以得到相加后的值A(chǔ)c，作為產(chǎn)生余弦波的地址。在本實施例中，在頻率為2fc的第二時鐘下，合路開關(guān)304將Ac、As合并為一路。 具體地，在第一時鐘的前半個周期，將Ac作為波表存儲器305的讀取地址；在第一時鐘的后半個周期，將As作為波表存儲器305的讀取地址。在本實施例中，波表存儲器305內(nèi)存儲了一個周期的正弦波波表數(shù)據(jù)(地址空間為2Y，Y為波表存儲器的地址位寬)。具體地，波表存儲器305在第一時鐘的前半個周期輸出Ac所尋址的波表數(shù)據(jù)，在第一時鐘的后半個周期輸出As所尋址的波表數(shù)據(jù)。并將讀出的波表數(shù)據(jù)送給分路開關(guān)306。在本實施例中，每來一個頻率為fc的第一時鐘，分路開關(guān)306輸出2路波表數(shù)據(jù)， 一個是由Ac尋址得到的余弦波信號sin，另一個是由As尋址得到的正弦波信號cos。sin、 cos是數(shù)字化的正余弦波，位寬等于波表存儲器305的數(shù)據(jù)位寬；二者頻率均為fdK/2N，其中，K為載波頻率控制字，N為DDS地址累加器301的地址位寬。通常N> Y，在具體實現(xiàn)時， 可截取DDS地址累加器的N位輸出中的Y位，作為波表存儲器的讀取地址。在本實施例中，該數(shù)字控制振蕩器通過現(xiàn)場可編程門陣列(FPGA， Field-Programmable Gate Array)實現(xiàn)。由上述實施例可知，通過數(shù)字振蕩器輸出的正交載波具有嚴格的相位正交性和幅度一致性，增益誤差小；因為兩路載波是從同一個波表存儲器中取出的，所以幅度嚴格相等，避免了載波增益誤差；兩路載波的相位嚴格相差90度，也就不存在正交載波的相位偏移。 并且，載波頻率分辨率高，載波頻率等于fdK/2N，只要DDS地址累加器的位寬N足夠大，就可以得到足夠高的頻率分辨率； 載波頻率切換時間短，當數(shù)字震蕩器接收到新的載波頻率控制字后，只需幾個頻率為fc的時鐘脈沖，就可以產(chǎn)生新的頻率的正交載波；
載波頻率捷變的相位連續(xù)，載波輸出頻率的改變是通過改變頻率控制字實現(xiàn)的， 實現(xiàn)上改變的是載波的相位增長速率，而載波相位本身是連續(xù)的。此外，采用全數(shù)字結(jié)構(gòu)且易于FPGA實現(xiàn)，所以非常有利于QAM調(diào)制功能的實現(xiàn)；結(jié)構(gòu)簡單、成本低。本發(fā)明實施例還提供一種正交載波的產(chǎn)生方法，如圖4所示，所述方法包括步驟401，在第一時鐘的作用下，DDS地址累加器對載波頻率控制字進行累加，并將累加后的結(jié)果發(fā)送給相位寄存器和相位加法器；步驟402，在第一時鐘的作用下，相位寄存器寄存和截位累加后的結(jié)果，獲得產(chǎn)生正弦波的地址信息；相位加法器截位累加后的結(jié)果后加上90°的相位偏移，獲得產(chǎn)生余弦波的地址信息；步驟403，在第二時鐘的作用下，合路開關(guān)將產(chǎn)生正弦波的地址信息和產(chǎn)生余弦波的地址信息合并；其中，第二時鐘與第一時鐘同源，且第二時鐘的頻率為第一時鐘的頻率的兩倍；步驟404，在第二時鐘的作用下，波表存儲器根據(jù)合路開關(guān)的結(jié)果對波表進行尋址并輸出波表數(shù)據(jù)；步驟405，在第一時鐘的作用下，分路開關(guān)根據(jù)波表數(shù)據(jù)輸出余弦波信號和正弦波信號，產(chǎn)生所需的正交載波。在步驟403實施時，合路開關(guān)將產(chǎn)生正弦波的地址信號和產(chǎn)生余弦波的地址信號合并，具體包括在第一時鐘的前半個周期，將產(chǎn)生余弦波的地址信息作為波表存儲器的讀取地址信息；在第一時鐘的后半個周期，將產(chǎn)生正弦波的地址信息作為波表存儲器的讀取地址信肩、ο在本實施例中，波表存儲器存儲一個周期的正弦波波表，在步驟404實施時，波表存儲器根據(jù)合路開關(guān)的結(jié)果對波表進行尋址并輸出波表數(shù)據(jù)，具體包括在第一時鐘的前半個周期，根據(jù)產(chǎn)生余弦波的地址信號在正弦波波表中尋址，輸出尋址后得到的波表數(shù)據(jù)；在第一時鐘的后半個周期，根據(jù)產(chǎn)生正弦波的地址信號在正弦波波表中尋址，輸出尋址后得到的波表數(shù)據(jù)。在本實施例中，產(chǎn)生方法通過現(xiàn)場可編程門陣列實現(xiàn)。由上述實施例可知，通過上述方法產(chǎn)生的正交載波具有嚴格的相位正交性和幅度一致性，增益誤差??；并且載波頻率分辨率高、切換時間短、載波相位連續(xù)；此外，設(shè)備結(jié)構(gòu)簡單、成本低。本發(fā)明實施例還提供一種正交調(diào)幅調(diào)制系統(tǒng)，如圖5所示，該正交調(diào)幅調(diào)制系統(tǒng)包括FPGA 501，該FPGA 501包括前述的數(shù)字控制振蕩器5011。如圖5所示，進一步地，該正交調(diào)幅調(diào)制系統(tǒng)還包括中央處理單元502和時鐘電路503 ；其中，中央處理單元502為FPGA 501設(shè)置載波頻率控制字和調(diào)制頻率控制字、以及調(diào)制類型(可設(shè)置FPGA 501選擇本地待調(diào)制數(shù)據(jù)，調(diào)制類型為內(nèi)調(diào)；也可設(shè)置由模數(shù)轉(zhuǎn)換器送入的I、Q數(shù)據(jù)，調(diào)制類型為外調(diào))。時鐘電路503為FPGA 501提供高精度的穩(wěn)定時鐘源。如圖5所示，進一步地，該正交調(diào)幅調(diào)制系統(tǒng)還包括用戶接口 504、Flash存儲器505、同相模數(shù)轉(zhuǎn)換器(I_ADC)506、正交模數(shù)轉(zhuǎn)換器(Q_ADC) 507和調(diào)制波表存儲器508 ；其中， 中央處理單元502實現(xiàn)系統(tǒng)控制及信號處理，通過用戶接口 504接收用戶控制；并將Flash存儲器505中存儲的內(nèi)置文件、或者用戶接口 504下發(fā)的待調(diào)制文件編碼成I、Q 數(shù)據(jù)后發(fā)送給FPGA 501。其中，可按照用戶設(shè)置的QAM調(diào)制類型編碼，例如16QAM、64QAM、 8PSK 等。用戶接口 504接收用戶本地或者遠程控制，可包括通過通用接口總線(GPIB， General-Purpose Interface Bus)、局域網(wǎng)(LAN, Local Area Network)、通用串行總線 (USB, Universal Serial Bus)等方式。Flash存儲器505存儲內(nèi)置的待調(diào)制文件。FPGA 501將中央處理單元502編碼后的I、Q數(shù)據(jù)發(fā)送給調(diào)制波表存儲器508，調(diào)制波表存儲器508存儲I、Q數(shù)據(jù)；當用戶要求正交調(diào)幅調(diào)制輸出時，F(xiàn)PGA 501從調(diào)制波表存儲器508中讀出待調(diào)制數(shù)據(jù)。同相模數(shù)轉(zhuǎn)換器506和正交模數(shù)轉(zhuǎn)換器507分別用于將外部輸入的I、Q數(shù)據(jù)的模擬信號轉(zhuǎn)換為數(shù)字形式，發(fā)送給FPGA 501。如圖5所示，進一步地，該正交調(diào)幅調(diào)制系統(tǒng)還包括數(shù)模轉(zhuǎn)換器509和模擬電路 510 ；數(shù)模轉(zhuǎn)換器(DAC) 509將FPGA 501輸出的數(shù)字形式的正交調(diào)幅調(diào)制信號轉(zhuǎn)換為模擬信號；模擬電路510處理數(shù)模轉(zhuǎn)換器509輸出的模擬信號，包括濾波、衰減、放大等。如圖5所示，F(xiàn)PGA 501具體還包括時鐘模塊5012、CPU接口模塊5013、調(diào)制控制器5014、第一乘法器5015、第二乘法器5016和加法器5017 ；其中，時鐘模塊5012對時鐘電路503提供的時鐘進行頻率合成，產(chǎn)生所需要的頻率為fc 的第一時鐘和頻率為2fc的第二時鐘，第二時鐘與第一時鐘同源，且第二時鐘的頻率為第一時鐘的頻率的兩倍。CPU接口模塊5013實現(xiàn)FPGA 501與中央處理單元502的通信，將中央處理單元 502下發(fā)的數(shù)據(jù)解析為頻率控制字后發(fā)送給數(shù)字控制振蕩器5011，并將待調(diào)制數(shù)據(jù)以及調(diào)制頻率字送給調(diào)制控制器5014。調(diào)制控制器5014在輸出正交調(diào)幅調(diào)制信號前，將待調(diào)制數(shù)據(jù)寫入到調(diào)制波表存儲器508 ；在輸出正交調(diào)幅調(diào)制信號時，將I數(shù)據(jù)發(fā)送給第一乘法器5015、將Q數(shù)據(jù)發(fā)送給第二乘法器5016。其中，如果用戶要求內(nèi)部調(diào)制，則調(diào)制控制器5014以調(diào)制頻率字所決定的調(diào)制頻率(即QAM調(diào)制的符號率)從調(diào)制波表存儲器508中取出待調(diào)制的I、Q數(shù)據(jù)，并發(fā)送給乘法器模塊；如果用戶要求外部調(diào)制，則調(diào)制控制器5014通過與同相模數(shù)轉(zhuǎn)換器506、正交模數(shù)轉(zhuǎn)換器507之間的通信接口，將轉(zhuǎn)換后的I、Q數(shù)據(jù)送給乘法器模塊。第一乘法器5015實現(xiàn)I數(shù)據(jù)與數(shù)字控制振蕩器5011輸出的余弦波信號的相乘， 第二乘法器5016實現(xiàn)Q數(shù)據(jù)與數(shù)字控制振蕩器5011輸出的正弦波信號的相乘；加法器5017對第一乘法器5015送來的同相分量和第二乘法器5016送來的正交分量進行求和，并將求和后的結(jié)果發(fā)送給數(shù)模轉(zhuǎn)換器509。由上述實施例可知，通過數(shù)字振蕩器輸出的正交載波具有嚴格的相位正交性和幅度一致性，增益誤差?。灰驗閮陕份d波是從同一個波表存儲器中取出的，所以幅度嚴格相等，避免了載波增益誤差；兩路載波的相位嚴格相差90度，也就不存在正交載波的相位偏移。并且，載波頻率分辨率高，載波頻率等于fdK/2N，只要DDS地址累加器的位寬N足夠大，就可以得到足夠高的頻率分辨率；載波頻率切換時間短，當數(shù)字震蕩器接收到新的載波頻率控制字后，只需幾個頻率為fc的時鐘脈沖，就可以產(chǎn)生新的頻率的正交載波；載波頻率捷變的相位連續(xù)，載波輸出頻率的改變是通過改變頻率控制字實現(xiàn)的，實現(xiàn)上改變的是載波的相位增長速率，而載波相位本身是連續(xù)的。此外，采用全數(shù)字結(jié)構(gòu)且易于FPGA實現(xiàn)，所以非常有利于QAM調(diào)制功能的實現(xiàn)；數(shù)字形式的正交載波直接與數(shù)字形式的I、Q數(shù)據(jù)相乘，避免使用傳統(tǒng)實現(xiàn)方法中的兩個載波 DAC,也就避免了 DAC非線性失真所造成的兩路正交載波的諧波失真，同時也降低了成本。本領(lǐng)域普通技術(shù)人員還可以進一步意識到，結(jié)合本文中所公開的實施例描述的各示例的單元及算法步驟，能夠以電子硬件、計算機軟件或者二者的結(jié)合來實現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計約束條件。專業(yè)技術(shù)人員可以對每個特定的應(yīng)用來使用不同方法來實現(xiàn)所描述的功能，但是這種實現(xiàn)不應(yīng)認為超出本發(fā)明的范圍。結(jié)合本文中所公開的實施例描述的方法或算法的步驟可以用硬件、處理器執(zhí)行的軟件模塊，或者二者的結(jié)合來實施。軟件模塊可以置于隨機存儲器(RAM)、內(nèi)存、只讀存儲器 (ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動磁盤、CD-ROM、或技術(shù)領(lǐng)域內(nèi)所公知的任意其它形式的存儲介質(zhì)中。以上所述的具體實施方式
，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳細說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施方式
而已，并不用于限定本發(fā)明的保護范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種數(shù)字控制振蕩器，其特征在于，所述數(shù)字控制振蕩器包括DDS地址累加器、相位寄存器、相位加法器、合路開關(guān)、波表存儲器和分路開關(guān)；所述DDS地址累加器在第一時鐘的作用下，對載波頻率控制字進行累加，并將累加后的結(jié)果發(fā)送給相位寄存器和相位加法器；所述相位寄存器在所述第一時鐘的作用下，寄存和截位所述累加后的結(jié)果，獲得產(chǎn)生正弦波的地址信息；所述相位加法器在所述第一時鐘的作用下，截位所述累加后的結(jié)果后加上90°的相位偏移，獲得產(chǎn)生余弦波的地址信息；所述合路開關(guān)在第二時鐘的作用下，將所述產(chǎn)生正弦波的地址信息和所述產(chǎn)生余弦波的地址信息合并；所述第二時鐘與所述第一時鐘同源，且所述第二時鐘的頻率為所述第一時鐘的頻率的兩倍；所述波表存儲器在所述第二時鐘的作用下，根據(jù)所述合路開關(guān)的結(jié)果對波表進行尋址并輸出波表數(shù)據(jù)；所述分路開關(guān)在所述第一時鐘的作用下，根據(jù)所述波表數(shù)據(jù)輸出余弦波信號和正弦波信號，產(chǎn)生所需的正交載波。
2.根據(jù)權(quán)利要求1所述的數(shù)字控制振蕩器，其特征在于，所述合路開關(guān)具體用于在所述第一時鐘的前半個周期，將所述產(chǎn)生余弦波的地址信息作為所述波表存儲器的讀取地址信息；在所述第一時鐘的后半個周期，將所述產(chǎn)生正弦波的地址信息作為所述波表存儲器的讀取地址信息。
3.根據(jù)權(quán)利要求2所述的數(shù)字控制振蕩器，其特征在于，所述波表存儲器存儲一個周期的正弦波波表，所述波表存儲器具體用于在所述第一時鐘的前半個周期，根據(jù)所述產(chǎn)生余弦波的地址信息在所述正弦波波表中尋址，輸出尋址后得到的波表數(shù)據(jù)；在所述第一時鐘的后半個周期，根據(jù)所述產(chǎn)生正弦波的地址信息在所述正弦波波表中尋址，輸出尋址后得到的波表數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的數(shù)字控制振蕩器，其特征在于，所述數(shù)字控制振蕩器通過現(xiàn)場可編程門陣列實現(xiàn)。
5.一種正交載波的產(chǎn)生方法，其特征在于，所述方法包括在第一時鐘的作用下，DDS地址累加器對載波頻率控制字進行累加，并將累加后的結(jié)果發(fā)送給相位寄存器和相位加法器；所述相位寄存器寄存和截位所述累加后的結(jié)果，獲得產(chǎn)生正弦波的地址信息；所述相位加法器截位所述累加后的結(jié)果后加上90°的相位偏移，獲得產(chǎn)生余弦波的地址信息；在第二時鐘的作用下，合路開關(guān)將所述產(chǎn)生正弦波的地址信息和所述產(chǎn)生余弦波的地址信息合并；其中，所述第二時鐘與所述第一時鐘同源，且所述第二時鐘的頻率為所述第一時鐘的頻率的兩倍；波表存儲器根據(jù)所述合路開關(guān)的結(jié)果對波表進行尋址并輸出波表數(shù)據(jù)； 在所述第一時鐘的作用下，分路開關(guān)根據(jù)所述波表數(shù)據(jù)輸出余弦波信號和正弦波信號，產(chǎn)生所需的正交載波。
6.根據(jù)權(quán)利要求5所述的產(chǎn)生方法，其特征在于，所述合路開關(guān)將所述產(chǎn)生正弦波的地址信號和所述產(chǎn)生余弦波的地址信號合并，具體包括在所述第一時鐘的前半個周期，將所述產(chǎn)生余弦波的地址信息作為所述波表存儲器的讀取地址信息；在所述第一時鐘的后半個周期，將所述產(chǎn)生正弦波的地址信息作為所述波表存儲器的讀取地址信息。
7.根據(jù)權(quán)利要求6所述的產(chǎn)生方法，其特征在于，所述波表存儲器存儲一個周期的正弦波波表，所述波表存儲器根據(jù)所述合路開關(guān)的結(jié)果對波表進行尋址并輸出波表數(shù)據(jù)，具體包括在所述第一時鐘的前半個周期，根據(jù)所述產(chǎn)生余弦波的地址信號在所述正弦波波表中尋址，輸出尋址后得到的波表數(shù)據(jù)；在所述第一時鐘的后半個周期，根據(jù)所述產(chǎn)生正弦波的地址信號在所述正弦波波表中尋址，輸出尋址后得到的波表數(shù)據(jù)。
8.根據(jù)權(quán)利要求5所述的產(chǎn)生方法，其特征在于，所述產(chǎn)生方法通過現(xiàn)場可編程門陣列實現(xiàn)。
9.一種正交調(diào)幅調(diào)制系統(tǒng)，其特征在于，所述正交調(diào)幅調(diào)制系統(tǒng)包括現(xiàn)場可編程門陣列，所述現(xiàn)場可編程門陣列包括如權(quán)利要求1所述的數(shù)字控制振蕩器。
10.根據(jù)權(quán)利要求9所述的正交調(diào)幅調(diào)制系統(tǒng)，其特征在于，所述正交調(diào)幅調(diào)制系統(tǒng)還包括中央處理單元和時鐘電路；所述中央處理單元為所述現(xiàn)場可編程門陣列設(shè)置載波頻率控制字和調(diào)制頻率控制字、 以及調(diào)制類型；所述時鐘電路為所述現(xiàn)場可編程門陣列提供時鐘源。
11.根據(jù)權(quán)利要求10所述的正交調(diào)幅調(diào)制系統(tǒng)，其特征在于，所述正交調(diào)幅調(diào)制系統(tǒng)還包括用戶接口、Flash存儲器、同相模數(shù)轉(zhuǎn)換器、正交模數(shù)轉(zhuǎn)換器和調(diào)制波表存儲器；所述中央處理單元實現(xiàn)系統(tǒng)控制及信號處理，通過所述用戶接口接收用戶控制；并將所述Flash存儲器中存儲的內(nèi)置文件、或者所述用戶接口下發(fā)的待調(diào)制文件編碼成同相或正交數(shù)據(jù)后發(fā)送給所述現(xiàn)場可編程門陣列；所述調(diào)制波表存儲器存儲所述中央處理單元編碼后的同相或正交數(shù)據(jù)；所述同相模數(shù)轉(zhuǎn)換器和正交模數(shù)轉(zhuǎn)換器分別用于將外部輸入的同相或正交數(shù)據(jù)的模擬信號轉(zhuǎn)換為數(shù)字形式，發(fā)送給所述現(xiàn)場可編程門陣列。
12.根據(jù)權(quán)利要求11所述的正交調(diào)幅調(diào)制系統(tǒng)，其特征在于，所述正交調(diào)幅調(diào)制系統(tǒng)還包括數(shù)模轉(zhuǎn)換器和模擬電路；所述數(shù)模轉(zhuǎn)換器將所述現(xiàn)場可編程門陣列輸出的數(shù)字形式的正交調(diào)幅調(diào)制信號轉(zhuǎn)換為模擬信號；所述模擬電路處理所述數(shù)模轉(zhuǎn)換器輸出的模擬信號。
13.根據(jù)權(quán)利要求12所述的正交調(diào)幅調(diào)制系統(tǒng)，其特征在于，所述現(xiàn)場可編程門陣列還包括時鐘模塊、CPU接口模塊、調(diào)制控制器、第一乘法器、第二乘法器和加法器；所述時鐘模塊對所述時鐘電路提供的時鐘進行頻率合成，產(chǎn)生所需要的第一時鐘和第二時鐘，所述第二時鐘的頻率為所述第一時鐘的頻率的兩倍；所述CPU接口模塊實現(xiàn)所述現(xiàn)場可編程門陣列與所述中央處理單元的通信，將所述中央處理單元下發(fā)的數(shù)據(jù)解析為頻率控制字后發(fā)送給所述數(shù)字控制振蕩器，并將待調(diào)制數(shù)據(jù)以及調(diào)制頻率字送給所述調(diào)制控制器；所述調(diào)制控制器在輸出正交調(diào)幅調(diào)制信號前，將待調(diào)制數(shù)據(jù)寫入到所述調(diào)制波表存儲器；在輸出正交調(diào)幅調(diào)制信號時，將同相數(shù)據(jù)發(fā)送給所述第一乘法器、將正交數(shù)據(jù)發(fā)送給所述第二乘法器；所述第一乘法器實現(xiàn)所述同相數(shù)據(jù)與所述數(shù)字控制振蕩器輸出的余弦波信號的相乘， 所述第二乘法器實現(xiàn)所述正交數(shù)據(jù)與所述數(shù)字控制振蕩器輸出的正弦波信號的相乘；所述加法器對所述第一乘法器送來的同相分量和所述第二乘法器送來的正交分量進行求和，并將求和后的結(jié)果發(fā)送給所述數(shù)模轉(zhuǎn)換器。
全文摘要
本發(fā)明實施例提供一種數(shù)字控制振蕩器、正交載波的產(chǎn)生方法及正交調(diào)幅調(diào)制系統(tǒng)，該數(shù)字控制振蕩器包括DDS地址累加器、相位寄存器、相位加法器、合路開關(guān)、波表存儲器和分路開關(guān)。通過本發(fā)明實施例，產(chǎn)生的正交載波具有嚴格的相位正交性和幅度一致性，增益誤差小；并且載波頻率分辨率高、切換時間短、載波相位連續(xù)；此外，設(shè)備結(jié)構(gòu)簡單、成本低。
文檔編號H04L27/34GK102571083SQ201010606218
公開日2012年7月11日 申請日期2010年12月24日 優(yōu)先權(quán)日2010年12月24日
發(fā)明者李維森, 王悅, 王鐵軍 申請人:北京普源精電科技有限公司