專利名稱：結(jié)構(gòu)化電路仿真系統(tǒng)及其時鐘基準(zhǔn)的選擇方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電信技術(shù)領(lǐng)域的基于分組網(wǎng)的電路仿真(CESoP，Circuit Emulation Service over Packet)技術(shù)，更具體的說，涉及一種結(jié)構(gòu)化電路仿真系統(tǒng)及其時鐘基準(zhǔn)的 選擇方法和裝置。
背景技術(shù)：
隨著IP技術(shù)的高速發(fā)展和數(shù)據(jù)業(yè)務(wù)的激增，電信網(wǎng)絡(luò)的IP化逐漸成為未來發(fā)展 的必然趨勢。然而傳統(tǒng)的基于電路交換的時分復(fù)用(TDM，Time Division Multiplexing) 業(yè)務(wù)網(wǎng)絡(luò)仍然大量現(xiàn)實(shí)的存在。如何在新一代的分組交換網(wǎng)絡(luò)(PSN，Packet Switch Network)上承載傳統(tǒng)的TDM業(yè)務(wù)是目前電信網(wǎng)絡(luò)發(fā)展中必須要解決的問題?；诜纸M網(wǎng)的 電路仿真(CESoP)技術(shù)就是一種很好的解決方案。CESoP分為非結(jié)構(gòu)化的電路仿真技術(shù)及結(jié)構(gòu)化的電路仿真技術(shù)。非結(jié)構(gòu)化的仿真 技術(shù)是把E1/T1等TDM比特流在PSN網(wǎng)絡(luò)上透明傳遞，不識別幀格式。一個TDM接口對應(yīng)1 條PW(Pseud0 Wire)偽線，各個TDM接口的時鐘可以是相互獨(dú)立的。而結(jié)構(gòu)化仿真技術(shù)是 在時隙化電路之后進(jìn)行的仿真，需要識別E1/T1等的幀結(jié)構(gòu)，可以N*64K時隙對應(yīng)1條PW 偽線。由于可能存在時隙交叉，要求各個TDM接口的時鐘必須同源同相。因此存在一個時 鐘基準(zhǔn)的選擇問題?，F(xiàn)有技術(shù)中存在可以提供CESoP技術(shù)，且支持非結(jié)構(gòu)化仿真和支持結(jié)構(gòu)化仿真的 芯片。該芯片在結(jié)構(gòu)化仿真模式下，可支持從E1/T1線路側(cè)提取時鐘作為時鐘基準(zhǔn)，也可支 持提取從PSN側(cè)恢復(fù)的時鐘(PW時鐘)作為時鐘基準(zhǔn)。并且可以選取一主一備兩個時鐘基 準(zhǔn)，一旦主時鐘基準(zhǔn)故障可以自動切換到備用時鐘基準(zhǔn)。但在實(shí)際應(yīng)用中存在如下問題1)在工程上是從E1/T1線路上提取時鐘還是將PSN側(cè)恢復(fù)時鐘作為時鐘基準(zhǔn)是不 確定的，而該芯片的電路一旦連接好在工程現(xiàn)場是無法更改的；2)在選用從PW時鐘作為基準(zhǔn)時，如果該P(yáng)W業(yè)務(wù)出現(xiàn)故障時，該芯片會輸出自由振 蕩的時鐘，造成基準(zhǔn)無法切換，影響全局的時鐘同步。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是，提供一種可配置、高可靠的、方便靈活的時鐘基準(zhǔn)選 擇方法和裝置，以及提供一種結(jié)構(gòu)化電路仿真系統(tǒng)。為了解決上述問題，本發(fā)明提供了一種結(jié)構(gòu)化電路仿真系統(tǒng)中的時鐘基準(zhǔn)選擇設(shè) 備，所述時鐘基準(zhǔn)選擇設(shè)備用于接收多路線路時鐘和多路偽線(PW)時鐘，從所述多路線路時鐘或多路PW時鐘中 選擇一路作為主用時鐘基準(zhǔn)輸出；以及，從所述多路線路時鐘或多路PW時鐘中選擇一路作 為備用時鐘基準(zhǔn)輸出。進(jìn)一步地，上述時鐘基準(zhǔn)選擇設(shè)備還可具有以下特點(diǎn)，所述時鐘基準(zhǔn)選擇設(shè)備包 括中央處理器控制接口裝置、線路側(cè)時鐘輸出控制裝置和PW側(cè)時鐘輸出控制裝置和時鐘選擇裝置，其中所述中央處理器控制接口裝置，與外部中央處理器相連，用于接收中央處理器的 控制信號，控制所述時鐘基準(zhǔn)選擇設(shè)備其余各裝置；所述線路側(cè)時鐘輸出控制裝置，用于接收所述多路線路時鐘輸入，根據(jù)所述中央 處理器控制接口裝置的控制，輸出或不輸出所述線路時鐘至所述時鐘選擇裝置；所述PW側(cè)時鐘輸出控制裝置，用于接收所述多路PW時鐘輸入，根據(jù)所述中央處理 器控制接口裝置的控制，輸出或不輸出所述PW時鐘至所述時鐘選擇裝置；所述時鐘選擇裝置，用于接收所述線路側(cè)時鐘輸出控制裝置輸出的線路時鐘和所 述PW側(cè)時鐘輸出控制裝置輸出的PW時鐘，選擇選擇一路作為主用時鐘基準(zhǔn)輸出，選擇一路 作為備用時鐘基準(zhǔn)輸出。進(jìn)一步地，上述時鐘基準(zhǔn)選擇設(shè)備還可具有以下特點(diǎn)，所述中央處理器控制接口 裝置，用于當(dāng)所述線路時鐘輸入的業(yè)務(wù)狀態(tài)異常時，控制所述線路側(cè)時鐘輸出控制裝置不 輸出所述線路時鐘；當(dāng)所述PW時鐘輸入的業(yè)務(wù)狀態(tài)異常時，控制所述PW側(cè)時鐘輸出控制裝 置不輸出所述線路時鐘。進(jìn)一步地，上述時鐘基準(zhǔn)選擇設(shè)備還可具有以下特點(diǎn)，所述時鐘選擇裝置包括線 路側(cè)主用時鐘基準(zhǔn)選擇裝置、線路側(cè)備用時鐘基準(zhǔn)選擇裝置、偽線(PW)側(cè)主用時鐘基準(zhǔn)選 擇裝置、PW側(cè)備用時鐘基準(zhǔn)選擇裝置、主用時鐘選擇裝置和備用時鐘選擇裝置，其中所述線路側(cè)主用時鐘基準(zhǔn)選擇裝置，與所述線路側(cè)時鐘輸出控制裝置相連，用于 根據(jù)中央處理器控制接口裝置的控制，從所述線路側(cè)時鐘輸出控制裝置輸出的線路時鐘中 選擇一路作為線路側(cè)主用時鐘基準(zhǔn)輸出；所述線路側(cè)備用時鐘基準(zhǔn)選擇裝置，與所述線路側(cè)時鐘輸出控制裝置相連，用于 根據(jù)中央處理器控制接口裝置的控制，從所述線路側(cè)時鐘輸出控制裝置輸出的線路時鐘中 選擇一路作為線路側(cè)備用時鐘基準(zhǔn)輸出；所述PW側(cè)主用時鐘基準(zhǔn)選擇裝置，與所述PW側(cè)時鐘輸出控制裝置相連，用于根據(jù) 中央處理器控制接口裝置的控制，從所述PW側(cè)時鐘輸出控制裝置輸出的PW時鐘中選擇一 路作為PW側(cè)主用時鐘基準(zhǔn)輸出；所述PW側(cè)備用時鐘基準(zhǔn)選擇裝置，與所述PW側(cè)時鐘輸出控制裝置相連，用于根據(jù) 中央處理器控制接口裝置的控制，從所述PW側(cè)時鐘輸出控制裝置輸出的PW時鐘中選擇一 路作為PW側(cè)備用時鐘基準(zhǔn)輸出；所述主用時鐘選擇裝置，用于根據(jù)中央處理器控制接口裝置的控制，從所述線路 側(cè)主用時鐘基準(zhǔn)選擇裝置和所述PW側(cè)主用時鐘基準(zhǔn)選擇裝置輸出的兩路時鐘中選擇一路 作為主用時鐘基準(zhǔn)輸出；所述備用時鐘選擇裝置，用于根據(jù)中央處理器控制接口裝置的控制，從所述線路 側(cè)備用時鐘基準(zhǔn)選擇裝置和所述PW側(cè)備用時鐘基準(zhǔn)選擇裝置輸出的兩路時鐘中選擇一路 作為備用時鐘基準(zhǔn)輸出。本發(fā)明還提供一種結(jié)構(gòu)化電路仿真系統(tǒng)，所述系統(tǒng)包括中央處理器控制設(shè)備、 E1/T1線接口及成幀器設(shè)備、電路仿真功能設(shè)備和如權(quán)利要求1至4任一所述的時鐘基準(zhǔn)選 擇設(shè)備，所述時鐘基準(zhǔn)選擇設(shè)備與中央處理器控制設(shè)備、E1/T1線接口及成幀器設(shè)備、電路 仿真功能設(shè)備相連，所述時鐘基準(zhǔn)選擇設(shè)備用于從所述E1/T1線接口及成幀器設(shè)備接收多路線路時鐘輸入和從所述電路仿真功能設(shè)備接收多路PW時鐘輸入，輸出一路主用時鐘基 準(zhǔn)和一路備用時鐘基準(zhǔn)至所述電路仿真功能設(shè)備。進(jìn)一步地，上述系統(tǒng)還可具有以下特點(diǎn)，所述時鐘基準(zhǔn)選擇設(shè)備用于將所述主用 時鐘基準(zhǔn)固定輸出至所述電路仿真功能設(shè)備的一路時分復(fù)用(TDM)時鐘輸入接口 ；將所述 備用時鐘基準(zhǔn)固定輸出至所述電路仿真功能設(shè)備的另一路TDM時鐘輸入接口。本發(fā)明還提供一種結(jié)構(gòu)化電路仿真系統(tǒng)中時鐘基準(zhǔn)的選擇方法，包括接收多路線路時鐘和多路偽線(PW)時鐘，從所述多路線路時鐘或多路PW時鐘中 選擇一路作為主用時鐘基準(zhǔn)輸出；以及，從所述多路線路時鐘或多路PW時鐘中選擇一路作 為備用時鐘基準(zhǔn)輸出。進(jìn)一步地，上述方法還可具有以下特點(diǎn)，所述方法還包括對所述多路線路時鐘或PW時鐘的業(yè)務(wù)狀態(tài)進(jìn)行檢測，根據(jù)所述業(yè)務(wù)狀態(tài)控制輸 出或不輸出所述線路時鐘或PW時鐘。進(jìn)一步地，上述方法還可具有以下特點(diǎn)，當(dāng)所述多路線路時鐘或PW時鐘的業(yè)務(wù)狀 態(tài)異常時，不輸出所述線路時鐘或PW時鐘。進(jìn)一步地，上述方法還可具有以下特點(diǎn)，所述方法還包括將所述主用時鐘基準(zhǔn)固定輸出至電路仿真功能設(shè)備的一路時分復(fù)用(TDM)時鐘 輸入接口 ；將所述備用時鐘基準(zhǔn)固定輸出至所述電路仿真功能設(shè)備的另一路TDM時鐘輸入接口。與現(xiàn)有技術(shù)中提供的時鐘同步方案相比，本發(fā)明增加了時鐘狀態(tài)的判斷機(jī)制，在 故障時時鐘不輸出，方便主備時鐘基準(zhǔn)的切換；另外增加了時鐘源的可配置，可靈活地根據(jù) 業(yè)務(wù)情況選擇從某E1/T1線路上提取時鐘作為基準(zhǔn)，還是選擇從PSN側(cè)提取某PW恢復(fù)時鐘 作為基準(zhǔn)。另外也簡化了軟件對芯片的配置操作。


此處所說明的附圖用來提供對本發(fā)明的進(jìn)一步理解，構(gòu)成本申請的一部分，本發(fā) 明的示意性實(shí)施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中圖1是現(xiàn)有技術(shù)中提供的同步于E1/T1線路側(cè)時鐘的應(yīng)用方案示意圖；圖2是現(xiàn)有技術(shù)中提供的同步于PW側(cè)時鐘的應(yīng)用方案示意圖；圖3是本發(fā)明結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備的應(yīng)用方案示意圖；圖4是本發(fā)明結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備的結(jié)構(gòu)示意圖；圖5和圖6是本發(fā)明結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備軟件配置過程的流程 圖；圖7是本發(fā)明結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備軟件定時掃描線路側(cè)業(yè)務(wù) 狀態(tài)并控制線路時鐘輸出的流程圖；圖8是本發(fā)明結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備軟件定時掃描PW側(cè)業(yè)務(wù)狀 態(tài)并控制PW時鐘輸出的流程圖。
具體實(shí)施例方式本發(fā)明提出了一種靈活的時鐘基準(zhǔn)選擇方案，主要體現(xiàn)在三個方面，第一，各備選時鐘源可根據(jù)業(yè)務(wù)情況控制是否輸出，以方便主備時鐘基準(zhǔn)的切換；第二，時鐘基準(zhǔn)是從 E1/T1線路側(cè)選擇還是從PW恢復(fù)的時鐘側(cè)選擇是可以配置的，增加了工程上的靈活性；第 三，固定選擇第一路時鐘輸入作為主用時鐘基準(zhǔn)，選擇第二路時鐘輸入作為備用時鐘基準(zhǔn)， 簡化了對芯片的配置。本發(fā)明提供的時鐘基準(zhǔn)選擇方法包括固定配置電路仿真功能設(shè)備一路(比如，第一路)TDM時鐘輸入為主用時鐘基準(zhǔn)輸 入，配置電路仿真功能設(shè)備另一路(比如，第二路)TDM時鐘輸入為備用時鐘基準(zhǔn)輸入，時鐘 基準(zhǔn)源由時鐘基準(zhǔn)選擇裝置提供；時鐘基準(zhǔn)取自線路側(cè)還是PW側(cè)可配置；可以從n路線路側(cè)時鐘中任取一路作為主用時鐘基準(zhǔn)，也可以從n路PW側(cè)時鐘中 任取一路作為主用時鐘基準(zhǔn)；可以從n路線路側(cè)時鐘中任取一路作為備用時鐘基準(zhǔn)，也可以從n路PW側(cè)時鐘中 任取一路作為備用時鐘基準(zhǔn)；對線路側(cè)各時鐘狀態(tài)進(jìn)行檢測并控制其輸出，異常狀態(tài)下不輸出；對PW側(cè)各時鐘狀態(tài)進(jìn)行檢測并控制其輸出，異常狀態(tài)下不輸出。本發(fā)明提供一種結(jié)構(gòu)化電路仿真系統(tǒng)中時鐘基準(zhǔn)的選擇方法，包括接收多路線路時鐘和多路偽線(PW)時鐘，從所述多路線路時鐘或多路PW時鐘中 選擇一路作為主用時鐘基準(zhǔn)輸出；以及，從所述多路線路時鐘或多路PW時鐘中選擇一路作 為備用時鐘基準(zhǔn)輸出。其中，所述方法還包括，對所述多路線路時鐘或PW時鐘的業(yè)務(wù)狀態(tài)進(jìn)行檢測，根 據(jù)所述業(yè)務(wù)狀態(tài)控制輸出或不輸出所述線路時鐘或PW時鐘。其中，當(dāng)所述多路線路時鐘的業(yè)務(wù)狀態(tài)異常時，不輸出所述線路時鐘；當(dāng)所述PW 時鐘的業(yè)務(wù)狀態(tài)異常時，不輸出所述PW時鐘。其中，所述方法還包括，將所述主用時鐘基準(zhǔn)固定輸出至電路仿真功能設(shè)備的一 路時分復(fù)用(TDM)時鐘輸入接口 ；將所述備用時鐘基準(zhǔn)固定輸出至所述電路仿真功能設(shè)備 的另一路TDM時鐘輸入接口。下面對本發(fā)明提出的思路進(jìn)行簡要說明。由圖1、圖2可知，現(xiàn)有技術(shù)中根據(jù)TDM接口的數(shù)量，有對應(yīng)數(shù)量的時鐘輸入接口， 在芯片內(nèi)部可以從這些數(shù)量的時鐘中選擇一路作為主用時鐘基準(zhǔn)，再選擇一路作為備用時 鐘基準(zhǔn)。在主用基準(zhǔn)丟失后會自動切換到備用基準(zhǔn)。然而該芯片在應(yīng)用中存在以下問題，在 PW側(cè)從PSN恢復(fù)的時鐘，在PW出現(xiàn)故障時，仍然有自由振蕩的時鐘輸出。這樣如果選用該 PW時鐘作為主用時鐘基準(zhǔn)時，在PW業(yè)務(wù)故障時，就無法切換到正常的備用時鐘基準(zhǔn)。同樣 在線路側(cè)也可能存在類似的問題，如在E1/T1接口上無信號輸入時，從線路上提取的時鐘 也可能輸出一個自由振蕩的時鐘。本發(fā)明針對該問題提出的思路是，根據(jù)業(yè)務(wù)狀態(tài)控制時 鐘是否輸出，如在E1/T1接口側(cè)，一旦出現(xiàn)L0S等告警時，線路提取的時鐘RCLK就不輸出； 在PW側(cè)，一旦PW時鐘對應(yīng)的DC0為非鎖定狀態(tài)時，PW側(cè)的時鐘也不輸出，從而解決了主用 時鐘基準(zhǔn)故障無法向備用時鐘基準(zhǔn)倒換的問題。現(xiàn)有技術(shù)中給出的時鐘方案中，如圖1為從E1/T1線路側(cè)提取時鐘作為時鐘基準(zhǔn)； 如圖2為從PW側(cè)恢復(fù)時鐘作為時鐘基準(zhǔn)。但工程應(yīng)用中從哪個方向上取時鐘基準(zhǔn)是不確定的，現(xiàn)有技術(shù)中給出的方案一旦電路連接完成在工程上是不可配置的。本發(fā)明針對該問 題，提出了 E1/T1線路側(cè)和PW側(cè)取時鐘基準(zhǔn)的可配置方案，這樣就增加了工程應(yīng)用的靈活 性。下面結(jié)合附圖對本發(fā)明的實(shí)施方案進(jìn)行詳細(xì)說明。設(shè)備實(shí)施例圖4是根據(jù)本發(fā)明設(shè)備實(shí)施例的結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇方案的框圖， 如圖4所示，根據(jù)本發(fā)明設(shè)備實(shí)施例的結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備包括和CPU 控制接口裝置409、線路側(cè)時鐘輸出控制裝置401、PW側(cè)時鐘輸出控制裝置402和時鐘選擇 裝置，其中時鐘選擇裝置進(jìn)一步包括線路側(cè)主用時鐘基準(zhǔn)選擇裝置403、線路側(cè)備用時鐘 基準(zhǔn)選擇裝置404、PW側(cè)主用時鐘基準(zhǔn)選擇裝置405、PW側(cè)備用時鐘基準(zhǔn)選擇裝置406、主 用時鐘基準(zhǔn)線路側(cè)/PW側(cè)選擇裝置407、備用時鐘基準(zhǔn)線路側(cè)/PW側(cè)選擇裝置408。下面對 上述模塊進(jìn)行詳細(xì)說明。所述CPU控制接口裝置409，與CPU相連，用于接收中央處理器的控制信號，控制所 述時鐘基準(zhǔn)選擇設(shè)備其余各裝置；所述線路側(cè)時鐘輸出控制裝置401，用于接收所述多路線路時鐘輸入，根據(jù)所述 CPU控制接口裝置409的控制，輸出或不輸出所述線路時鐘至所述時鐘選擇裝置；所述PW側(cè)時鐘輸出控制裝置402，用于接收所述多路PW時鐘輸入，根據(jù)所述CPU 控制接口裝置409的控制，輸出或不輸出所述PW時鐘至所述時鐘選擇裝置；所述時鐘選擇裝置，用于接收所述線路側(cè)時鐘輸出控制裝置輸出的線路時鐘和所 述PW側(cè)時鐘輸出控制裝置輸出的PW時鐘，選擇選擇一路作為主用時鐘基準(zhǔn)輸出，選擇一路 作為備用時鐘基準(zhǔn)輸出。該結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備通過線路側(cè)時鐘輸出控制裝置401接 收外部n路E1/T1線路時鐘輸入，CPU根據(jù)各路業(yè)務(wù)狀態(tài)通過CPU控制接口裝置409控制 線路側(cè)時鐘輸出控制裝置401，通過該裝置控制時鐘是否輸出，如L0S時時鐘不輸出。該結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備通過PW側(cè)時鐘輸出控制裝置402接收 外部n路PW從PSN恢復(fù)時鐘輸入，CPU根據(jù)各路業(yè)務(wù)狀態(tài)通過CPU控制接口裝置409控制 PW側(cè)時鐘輸出控制裝置402，通過該裝置控制時鐘是否輸出，如DC0為非鎖定狀態(tài)時時鐘不 輸出。該結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備通過線路側(cè)主用時鐘基準(zhǔn)選擇裝置403 從裝置401輸出的n路時鐘中選取1路作為線路側(cè)主用時鐘基準(zhǔn)輸出，選擇控制是CPU通 過裝置409實(shí)現(xiàn)的。該結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備通過線路側(cè)備用時鐘基準(zhǔn)選擇裝置404 從裝置401輸出的n路時鐘中選取1路作為線路側(cè)備用時鐘基準(zhǔn)輸出，選擇控制是CPU通 過裝置409實(shí)現(xiàn)的。該結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備通過PW側(cè)主用時鐘基準(zhǔn)選擇裝置405 從裝置402輸出的n路時鐘中選取1路作為PW側(cè)主用時鐘基準(zhǔn)輸出，選擇控制是CPU通過 裝置409實(shí)現(xiàn)的。該結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備通過PW側(cè)備用時鐘基準(zhǔn)選擇裝置406 從裝置402輸出的n路時鐘中選取1路作為PW側(cè)備用時鐘基準(zhǔn)輸出，選擇控制是CPU通過裝置409實(shí)現(xiàn)的。該結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備通過主用時鐘基準(zhǔn)線路側(cè)/PW側(cè)選擇 裝置407從裝置403和裝置405輸出的2路時鐘中選取1路作為主用時鐘基準(zhǔn)輸出，選擇 控制是CPU通過裝置409實(shí)現(xiàn)的。該結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備通過備用時鐘基準(zhǔn)線路側(cè)/PW側(cè)選擇 裝置408從裝置404和裝置406輸出的2路時鐘中選取1路作為備用時鐘基準(zhǔn)輸出，選擇 控制是CPU通過裝置409實(shí)現(xiàn)的。根據(jù)上面的描述，本發(fā)明結(jié)構(gòu)化電路仿真系統(tǒng)時鐘基準(zhǔn)選擇設(shè)備可以實(shí)現(xiàn)從輸入 的n路E1/T1線路時鐘和輸入的n路PW時鐘中選擇1路作為主用時鐘基準(zhǔn)輸出，也可以再 選擇1路作為備用時鐘基準(zhǔn)輸出。系統(tǒng)實(shí)施例根據(jù)本發(fā)明實(shí)施例，還提供了 一種結(jié)構(gòu)化電路仿真通訊系統(tǒng)。圖3示出了根據(jù)本發(fā)明系統(tǒng)實(shí)施例的結(jié)構(gòu)化電路仿真通訊系統(tǒng)。如圖3所示，根 據(jù)本發(fā)明的結(jié)構(gòu)化電路仿真通訊系統(tǒng)包括E1/T1線接口及成幀器設(shè)備301、電路仿真功能 設(shè)備302、CPU控制設(shè)備303、和本發(fā)明設(shè)備實(shí)施例所指時鐘基準(zhǔn)選擇設(shè)備304，電路仿真功 能設(shè)備302可使用Zarlink ZL5011xCESoP實(shí)現(xiàn)。下面對圖3所示結(jié)構(gòu)化電路仿真通訊系統(tǒng)中的各設(shè)備之間的連接關(guān)系及處理過 程進(jìn)行詳細(xì)說明。E1/T1線接口及成幀器設(shè)備301在系統(tǒng)中主要完成線路信號收發(fā)、時鐘提取和成 幀的作用，其與電路仿真功能設(shè)備302之間通過TDM接口交換數(shù)據(jù)，TDM接口時鐘由電路仿 真功能設(shè)備提供，其線路提取的時鐘RCLK<1. . n>輸入時鐘基準(zhǔn)選擇設(shè)備304。電路仿真功能設(shè)備302在本系統(tǒng)中主要完成電路仿真(CESoP)的功能，把E1/T1 線接口及成幀器設(shè)備301成幀后的數(shù)據(jù)根據(jù)PW配置打包成PW分組包，通過FE/GE接口發(fā) 送到PSN網(wǎng)絡(luò)，在相反的方向，則是根據(jù)PW配置把PW分組包恢復(fù)為TDM數(shù)據(jù)，同時恢復(fù)出 時鐘，恢復(fù)出的時鐘TDM CLK0<l..n>輸入時鐘基準(zhǔn)選擇設(shè)備304。另外電路仿真功能設(shè)備 302還有一個重要的功能是根據(jù)時鐘基準(zhǔn)選擇設(shè)備304提供的主備時鐘基準(zhǔn)通過鎖相環(huán)鎖 相后產(chǎn)生系統(tǒng)所需的各種時鐘，包括CESoP設(shè)備自身TDM接口所需的時鐘及輸出給E1/T1 線接口及成幀器設(shè)備301的時鐘。另外主備時鐘基準(zhǔn)在一方故障時可自動切換到另一方。CPU控制設(shè)備303主要是控制本系統(tǒng)內(nèi)各設(shè)備的作用，與各設(shè)備之間都有控制接時鐘基準(zhǔn)選擇設(shè)備304是本發(fā)明設(shè)備實(shí)施例所指的設(shè)備，其主要作用可參考上述 設(shè)備實(shí)施例，不再贅述。下面詳細(xì)說明上述結(jié)構(gòu)化電路仿真通訊系統(tǒng)中時鐘基準(zhǔn)選擇的配置及工作狀態(tài) 的處理流程?；趫D3所示的系統(tǒng)，圖5和圖6示出了根據(jù)本發(fā)明系統(tǒng)實(shí)施例的結(jié)構(gòu)化電路仿 真通訊系統(tǒng)中時鐘基準(zhǔn)選擇設(shè)備的配置流程，其中圖5為主用時鐘基準(zhǔn)的配置流程，如圖5 所示，具體的處理過程包括如下步驟。步驟501，軟件通過CPU控制接口配置圖3所示電路仿真功能設(shè)備302第1路TDM 時鐘輸入為主用時鐘基準(zhǔn)；
步驟502，軟件通過CPU控制接口配置主用時鐘基準(zhǔn)線路側(cè)/PW側(cè)選擇狀態(tài)，對應(yīng) 圖4所示裝置407，確定時鐘源是來自線路側(cè)還是PW側(cè)，選取的時鐘作為主用時鐘基準(zhǔn)輸出 給圖3所示電路仿真功能設(shè)備302 ；步驟503，對步驟502配置的狀態(tài)進(jìn)行判斷，如果是取自線路側(cè)時鐘，則轉(zhuǎn)到步驟 504，如果是取自PW側(cè)時鐘，則轉(zhuǎn)到步驟505 ；步驟504，軟件通過CPU控制接口配置線路側(cè)主用時鐘基準(zhǔn)選擇狀態(tài)，對應(yīng)圖4所 示裝置403，可以從η路線路時鐘輸入中選取1路作為線路側(cè)主用時鐘基準(zhǔn)；步驟505，軟件通過CPU控制接口配置PW側(cè)主用時鐘基準(zhǔn)選擇狀態(tài)，對應(yīng)圖4所示 裝置405，可以從η路PW時鐘輸入中選取1路作為PW側(cè)主用時鐘基準(zhǔn)。步驟504或步驟505完成后，主用基準(zhǔn)選擇配置即完成。圖6為備用時鐘基準(zhǔn)的配置流程，如圖6所示，具體的處理過程包括如下步驟。步驟601，軟件通過CPU控制接口配置圖3所示電路仿真功能設(shè)備302第2路TDM 時鐘輸入為備用時鐘基準(zhǔn)； 步驟602，軟件通過CPU控制接口配置備用時鐘基準(zhǔn)線路側(cè)/PW側(cè)選擇狀態(tài)，對應(yīng) 圖4所示裝置408，確定時鐘源是來自線路側(cè)還是PW側(cè)，選取的時鐘作為備用時鐘基準(zhǔn)輸出 給圖3所示電路仿真功能設(shè)備302 ；步驟603，對步驟602配置的狀態(tài)進(jìn)行判斷，如果是取自線路側(cè)時鐘，則轉(zhuǎn)到步驟 604，如果是取自PW側(cè)時鐘，則轉(zhuǎn)到步驟605 ；步驟604，軟件通過CPU控制接口配置線路側(cè)備用時鐘基準(zhǔn)選擇狀態(tài)，對應(yīng)圖4所 示裝置404，可以從η路線路時鐘輸入中選取1路作為線路側(cè)備用時鐘基準(zhǔn)，結(jié)束；步驟605，軟件通過CPU控制接口配置PW側(cè)備用時鐘基準(zhǔn)選擇狀態(tài)，對應(yīng)圖4所示 裝置406，可以從η路PW時鐘輸入中選取1路作為PW側(cè)備用時鐘基準(zhǔn)。步驟604或步驟605完成后，備用基準(zhǔn)選擇配置即完成。按上述圖5和圖6所示步驟操作，軟件就完成了時鐘基準(zhǔn)選擇的配置過程。除上述時鐘基準(zhǔn)的配置外，本發(fā)明時鐘基準(zhǔn)選擇設(shè)備還需對線路側(cè)及PW側(cè)各時 鐘狀態(tài)進(jìn)行檢測并根據(jù)狀態(tài)控制其輸出。下面對檢測控制過程進(jìn)行詳細(xì)說明。基于圖3所示的系統(tǒng)，圖7示出了根據(jù)本發(fā)明系統(tǒng)實(shí)施例的結(jié)構(gòu)化電路仿真通訊 系統(tǒng)中時鐘基準(zhǔn)選擇設(shè)備線路側(cè)各時鐘源狀態(tài)的監(jiān)測控制流程，如圖7所示，具體的處理 過程包括如下步驟步驟701，軟件首先從第1路Ε1/Τ1線路開始掃描，判斷其是否有LOS告警，若是則 轉(zhuǎn)到步驟702，若否則轉(zhuǎn)到步驟703 ；步驟702，Ε1/Τ1線路存在LOS告警，該時鐘源已不可用，軟件通過CPU控制接口控 制圖4所示線路側(cè)時鐘輸出控制裝置401，關(guān)閉該路線路時鐘輸出，轉(zhuǎn)步驟704 ； 步驟703，E1/T1線路沒有LOS告警，該時鐘源可用，軟件通過CPU控制接口控制圖 4所示線路側(cè)時鐘輸出控制裝置401，打開該路線路時鐘輸出；步驟704，完成上述步驟702或703后，需判斷是否已經(jīng)完成了所有各路時鐘源狀 態(tài)的監(jiān)測控制掃描，即是否已經(jīng)為最后1路，若是，結(jié)束本次掃描；若否，地址指向下1路，繼 續(xù)進(jìn)行從步驟701到步驟704的所有各路的時鐘源狀態(tài)的監(jiān)測控制掃描過程。軟件上需開定時器進(jìn)程按上述步驟定時循環(huán)對線路側(cè)各時鐘源狀態(tài)進(jìn)行檢測控制掃描。基于圖3所示的系統(tǒng)，圖8示出了根據(jù)本發(fā)明系統(tǒng)實(shí)施例的結(jié)構(gòu)化電路仿真通訊 系統(tǒng)中時鐘基準(zhǔn)選擇設(shè)備PW側(cè)各時鐘源狀態(tài)的監(jiān)測控制流程，如圖8所示，具體的處理過 程包括如下步驟。步驟801，軟件首先從第1路PW開始掃描，判斷其DCO是否為鎖定狀態(tài)，若否則轉(zhuǎn) 到步驟802，若是則轉(zhuǎn)到步驟803 ；步驟802，PW時鐘DCO為非鎖定狀態(tài)，該時鐘源已不可用，軟件通過CPU控制接口 控制圖4所示PW側(cè)時鐘輸出控制裝置402，關(guān)閉該路PW時鐘輸出，轉(zhuǎn)步驟804 ；步驟803，PW時鐘DCO為鎖定狀態(tài)，該時鐘源可用，軟件通過CPU控制接口控制圖 4所示PW側(cè)時鐘輸出控制裝置402，打開該路PW時鐘輸出；步驟804，完成上述步驟802或803后，需判斷是否已經(jīng)完成了所有各路的時鐘源 狀態(tài)的監(jiān)測控制掃描，即是否已經(jīng)為最后1路，若是，結(jié)束本次掃描；若否，地址指向下1路， 繼續(xù)進(jìn)行從步驟801到步驟804的所有各路的時鐘源狀態(tài)的監(jiān)測控制掃描過程。和線路側(cè)的檢測一樣，軟件上需開定時器進(jìn)程按上述步驟定時循環(huán)對PW側(cè)各時 鐘源狀態(tài)進(jìn)行檢測控制掃描。綜上所述，通過本發(fā)明提供的時鐘基準(zhǔn)選擇設(shè)備和結(jié)構(gòu)化電路仿真通訊系統(tǒng)，能 夠?qū)崿F(xiàn)時鐘基準(zhǔn)的靈活配置，實(shí)現(xiàn)主備用時鐘基準(zhǔn)的保護(hù)倒換，提高了系統(tǒng)的可靠性。以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技 術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修 改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
1權(quán)利要求
一種結(jié)構(gòu)化電路仿真系統(tǒng)中的時鐘基準(zhǔn)選擇設(shè)備，其特征在于，所述時鐘基準(zhǔn)選擇設(shè)備用于接收多路線路時鐘和多路偽線(PW)時鐘，從所述多路線路時鐘或多路PW時鐘中選擇一路作為主用時鐘基準(zhǔn)輸出；以及，從所述多路線路時鐘或多路PW時鐘中選擇一路作為備用時鐘基準(zhǔn)輸出。
2.如權(quán)利要求1所述的時鐘基準(zhǔn)選擇設(shè)備，其特征在于，所述時鐘基準(zhǔn)選擇設(shè)備包括 中央處理器控制接口裝置、線路側(cè)時鐘輸出控制裝置和PW側(cè)時鐘輸出控制裝置和時鐘選 擇裝置，其中所述中央處理器控制接口裝置，與外部中央處理器相連，用于接收中央處理器的控制 信號，控制所述時鐘基準(zhǔn)選擇設(shè)備其余各裝置；所述線路側(cè)時鐘輸出控制裝置，用于接收所述多路線路時鐘輸入，根據(jù)所述中央處理 器控制接口裝置的控制，輸出或不輸出所述線路時鐘至所述時鐘選擇裝置；所述PW側(cè)時鐘輸出控制裝置，用于接收所述多路PW時鐘輸入，根據(jù)所述中央處理器控 制接口裝置的控制，輸出或不輸出所述PW時鐘至所述時鐘選擇裝置；所述時鐘選擇裝置，用于接收所述線路側(cè)時鐘輸出控制裝置輸出的線路時鐘和所述PW 側(cè)時鐘輸出控制裝置輸出的PW時鐘，選擇選擇一路作為主用時鐘基準(zhǔn)輸出，選擇一路作為 備用時鐘基準(zhǔn)輸出。
3.如權(quán)利要求2所述的時鐘基準(zhǔn)選擇設(shè)備，其特征在于，所述中央處理器控制接口裝 置，用于當(dāng)所述線路時鐘輸入的業(yè)務(wù)狀態(tài)異常時，控制所述線路側(cè)時鐘輸出控制裝置不輸 出所述線路時鐘；當(dāng)所述PW時鐘輸入的業(yè)務(wù)狀態(tài)異常時，控制所述PW側(cè)時鐘輸出控制裝置 不輸出所述線路時鐘。
4.如權(quán)利要求2所述的時鐘基準(zhǔn)選擇設(shè)備，其特征在于，所述時鐘選擇裝置包括線路 側(cè)主用時鐘基準(zhǔn)選擇裝置、線路側(cè)備用時鐘基準(zhǔn)選擇裝置、PW側(cè)主用時鐘基準(zhǔn)選擇裝置、PW 側(cè)備用時鐘基準(zhǔn)選擇裝置、主用時鐘選擇裝置和備用時鐘選擇裝置，其中所述線路側(cè)主用時鐘基準(zhǔn)選擇裝置，與所述線路側(cè)時鐘輸出控制裝置相連，用于根據(jù) 中央處理器控制接口裝置的控制，從所述線路側(cè)時鐘輸出控制裝置輸出的線路時鐘中選擇 一路作為線路側(cè)主用時鐘基準(zhǔn)輸出；所述線路側(cè)備用時鐘基準(zhǔn)選擇裝置，與所述線路側(cè)時鐘輸出控制裝置相連，用于根據(jù) 中央處理器控制接口裝置的控制，從所述線路側(cè)時鐘輸出控制裝置輸出的線路時鐘中選擇 一路作為線路側(cè)備用時鐘基準(zhǔn)輸出；所述PW側(cè)主用時鐘基準(zhǔn)選擇裝置，與所述PW側(cè)時鐘輸出控制裝置相連，用于根據(jù)中央 處理器控制接口裝置的控制，從所述PW側(cè)時鐘輸出控制裝置輸出的PW時鐘中選擇一路作 為PW側(cè)主用時鐘基準(zhǔn)輸出；所述PW側(cè)備用時鐘基準(zhǔn)選擇裝置，與所述PW側(cè)時鐘輸出控制裝置相連，用于根據(jù)中央 處理器控制接口裝置的控制，從所述PW側(cè)時鐘輸出控制裝置輸出的PW時鐘中選擇一路作 為PW側(cè)備用時鐘基準(zhǔn)輸出；所述主用時鐘選擇裝置，用于根據(jù)中央處理器控制接口裝置的控制，從所述線路側(cè)主 用時鐘基準(zhǔn)選擇裝置和所述PW側(cè)主用時鐘基準(zhǔn)選擇裝置輸出的兩路時鐘中選擇一路作為 主用時鐘基準(zhǔn)輸出；所述備用時鐘選擇裝置，用于根據(jù)中央處理器控制接口裝置的控制，從所述線路側(cè)備 用時鐘基準(zhǔn)選擇裝置和所述PW側(cè)備用時鐘基準(zhǔn)選擇裝置輸出的兩路時鐘中選擇一路作為 備用時鐘基準(zhǔn)輸出。
5.一種結(jié)構(gòu)化電路仿真系統(tǒng)，其特征在于，所述系統(tǒng)包括中央處理器控制設(shè)備、E1/ T1線接口及成幀器設(shè)備、電路仿真功能設(shè)備和如權(quán)利要求1至4任一所述的時鐘基準(zhǔn)選擇 設(shè)備，所述時鐘基準(zhǔn)選擇設(shè)備與中央處理器控制設(shè)備、E1/T1線接口及成幀器設(shè)備、電路仿 真功能設(shè)備相連，所述時鐘基準(zhǔn)選擇設(shè)備用于從所述E1/T1線接口及成幀器設(shè)備接收多路 線路時鐘輸入和從所述電路仿真功能設(shè)備接收多路PW時鐘輸入，輸出一路主用時鐘基準(zhǔn) 和一路備用時鐘基準(zhǔn)至所述電路仿真功能設(shè)備。
6.如權(quán)利要求5所述的系統(tǒng)，其特征在于，所述時鐘基準(zhǔn)選擇設(shè)備用于將所述主用時 鐘基準(zhǔn)固定輸出至所述電路仿真功能設(shè)備的一路時分復(fù)用(TDM)時鐘輸入接口 ；將所述備 用時鐘基準(zhǔn)固定輸出至所述電路仿真功能設(shè)備的另一路TDM時鐘輸入接口。
7.—種結(jié)構(gòu)化電路仿真系統(tǒng)中時鐘基準(zhǔn)的選擇方法，其特征在于，包括接收多路線路時鐘和多路偽線(PW)時鐘，從所述多路線路時鐘或多路PW時鐘中選擇 一路作為主用時鐘基準(zhǔn)輸出；以及，從所述多路線路時鐘或多路PW時鐘中選擇一路作為備 用時鐘基準(zhǔn)輸出。
8.如權(quán)利要求7所述的方法，其特征在于，所述方法還包括對所述多路線路時鐘或PW時鐘的業(yè)務(wù)狀態(tài)進(jìn)行檢測，根據(jù)所述業(yè)務(wù)狀態(tài)控制輸出或 不輸出所述線路時鐘或PW時鐘。
9.如權(quán)利要求8所述的方法，其特征在于，當(dāng)所述多路線路時鐘或PW時鐘的業(yè)務(wù)狀態(tài) 異常時，不輸出所述線路時鐘或PW時鐘。
10.如權(quán)利要求7、8或9所述的方法，其特征在于，所述方法還包括將所述主用時鐘基準(zhǔn)固定輸出至電路仿真功能設(shè)備的一路時分復(fù)用(TDM)時鐘輸入 接口 ；將所述備用時鐘基準(zhǔn)固定輸出至所述電路仿真功能設(shè)備的另一路TDM時鐘輸入接
全文摘要
本發(fā)明提供了一種結(jié)構(gòu)化電路仿真系統(tǒng)中的時鐘基準(zhǔn)選擇設(shè)備，所述時鐘基準(zhǔn)選擇設(shè)備用于接收多路線路時鐘和多路偽線(PW)時鐘，從所述多路線路時鐘或多路PW時鐘中選擇一路作為主用時鐘基準(zhǔn)輸出；以及，從所述多路線路時鐘或多路PW時鐘中選擇一路作為備用時鐘基準(zhǔn)輸出。本發(fā)明還提供一種結(jié)構(gòu)化電路仿真系統(tǒng)中時鐘基準(zhǔn)的選擇方法。本發(fā)明可靈活地選擇從線路上提取時鐘作為基準(zhǔn)，還是選擇從PSN側(cè)提取某PW恢復(fù)時鐘作為基準(zhǔn)。
文檔編號H04L12/56GK101895360SQ20101023916
公開日2010年11月24日 申請日期2010年7月23日 優(yōu)先權(quán)日2010年7月23日
發(fā)明者戴厚恩 申請人:中興通訊股份有限公司