專利名稱：基于dsp和fpga的雷達(dá)圖像采集卡的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于DSP和FPGA的雷達(dá)圖像采集卡，屬于雷達(dá)領(lǐng)域。
背景技術(shù)：
雷達(dá)圖像采集卡(簡稱雷達(dá)采集卡)是船載航行數(shù)據(jù)記錄儀的重要組成部 分，是專用的雷達(dá)接口，用于采集船舶雷達(dá)顯示器上實際顯示的全部信息。這 些信息包括任何距離圈或標(biāo)志、方位標(biāo)志、電子標(biāo)繪符號、雷達(dá)圖、選擇的部 分SENC (System Electronic Navigational Chart,系統(tǒng)電子導(dǎo)航圖)或其他電子 海圖、航線計劃、導(dǎo)航數(shù)據(jù)、航行警報和在顯示器上可見的雷達(dá)狀況據(jù)等。采 集的信息通過一定的處理和傳送，最后儲存到數(shù)據(jù)保護(hù)容器中，如實地再現(xiàn)了 采集時所顯示的完整的雷達(dá)信息。
VDR雷達(dá)采集卡應(yīng)采集的是雷達(dá)顯示器視頻緩存輸出的VGA模擬信號， 需要將模擬的雷達(dá)圖像信號轉(zhuǎn)換為數(shù)字的圖像信號。另一方面，對于一幅刷新 率為1280x1024的雷達(dá)圖像而言，如果雷達(dá)采集卡每15秒采集一幅圖像，連續(xù) 存儲最近12小時的數(shù)字圖像信號數(shù)據(jù)量是1280xl024x3x4x60xl2-11.3Gbyte， 這么大的數(shù)據(jù)量，必須進(jìn)行壓縮。目前，僅用于AD采集的雷達(dá)采集卡大多利 用一款高速視頻AD采集VGA模擬信號，采集到的數(shù)字信號暫存在外部存儲器 中，然后數(shù)據(jù)不經(jīng)過壓縮，就利用PCI或USB或網(wǎng)絡(luò)傳輸?shù)絇C機(jī)。依靠PC 機(jī)的強(qiáng)大處理能力，進(jìn)行圖像數(shù)據(jù)的壓縮，壓縮完的數(shù)據(jù)再存儲到數(shù)據(jù)保護(hù)容 器里。這種方案的最大優(yōu)點是硬件結(jié)構(gòu)比較簡單，硬件開支較小，但是其主要 的缺點是首先，由于這么大的數(shù)據(jù)量，需要采用高性能的傳輸總線解決實時 傳輸?shù)膯栴}；其次，使得PC機(jī)的任務(wù)加重。微視圖像公司生產(chǎn)的V520高精度 圖像采集卡就屬于這種方案。還沒有實現(xiàn)在板卡上的壓縮。

發(fā)明內(nèi)容
本發(fā)明的目的是解決現(xiàn)有的雷達(dá)采集卡將未經(jīng)壓縮的大量的圖像直接傳送 給PC機(jī)，沒有實現(xiàn)在板卡上的壓縮，導(dǎo)致對傳輸總線實時傳輸性能的要求過高 的問題，提供了一種基于DSP和FPGA的雷達(dá)圖像采集卡。本發(fā)明包括AD采樣電路、FPGA、主DSP、 R路從DSP、 G路從DSP、 B 路從DSP、主外部存儲器、R路外部存儲器、G路外部存儲器和B路外部存儲 器，F(xiàn)PGA內(nèi)部構(gòu)建有R路FIFO數(shù)據(jù)緩存器、G路FIFO數(shù)據(jù)緩存器、B路FIFO 數(shù)據(jù)緩存器和控制器，
AD采樣電路將采集的VGA模擬信號轉(zhuǎn)換成三路數(shù)字信號輸出，AD采樣 電路的R路數(shù)字信號輸出端與R路FIFO數(shù)據(jù)緩存器的輸入端相連，R路FIFO 數(shù)據(jù)緩存器的輸出端與R路從DSP的輸入端相連，R路從DSP的數(shù)據(jù)輸入輸 出端與R路外部存儲器的數(shù)據(jù)輸入輸出端相連，
AD采樣電路的G路數(shù)字信號輸出端與G路FIFO數(shù)據(jù)緩存器的輸入端相 連，G路FIFO數(shù)據(jù)緩存器的輸出端與G路從DSP的輸入端相連，G路從DSP 的數(shù)據(jù)輸入輸出端與G路外部存儲器的數(shù)據(jù)輸入輸出端相連，
AD采樣電路的B路數(shù)字信號輸出端與B路FIFO數(shù)據(jù)緩存器的輸入端相 連，B路FIFO數(shù)據(jù)緩存器的輸出端與B路從DSP6的輸入端相連，B路從DSP 的數(shù)據(jù)輸入輸出端與B路外部存儲器的數(shù)據(jù)輸入輸出端相連，
R路從DSP的I2C串行端口與AD采樣電路的I2C串行端口相連，主DSP、 R路從DSP、 G路從DSP和B路從DSP通過控制器進(jìn)行McBSP級聯(lián)。
本發(fā)明的優(yōu)點大量的雷達(dá)圖像在板卡上壓縮后再傳送給上位機(jī)，對傳輸 總線的傳輸性能要求不高，實時性好，靈活性高，硬件結(jié)構(gòu)簡單。


圖1是本發(fā)明的原理圖，圖2是四個DSP的JTAG連接圖，圖3是兩個DSP 之間McBSP串行端口連接示意圖，圖4是四個DSP通過控制器實現(xiàn)McBSP級 聯(lián)的原理示意圖，圖5是以太網(wǎng)接口電路W5100與主DSP的連接圖，圖6是 主DSP工作流程圖，圖7是R路從DSP工作流程圖，圖8是G路從DSP工作 流程圖，圖9是B路從DSP工作流程圖。
具體實施例方式
具體實施方式
一下面結(jié)合圖1至圖4、圖6至圖9說明本實施方式，本實 施方式包括AD釆樣電路1、 FPGA2、主DSP3、 R路從DSP4、 G路從DSP5、 B路從DSP6、主外部存儲器31、 R路外部存儲器41、 G路外部存儲器51和B 路外部存儲器61 ， FPGA2內(nèi)部構(gòu)建有R路FIFO數(shù)據(jù)緩存器2-1 、 G路FIFO數(shù)據(jù)緩存器2-2、 B路FIFO數(shù)據(jù)緩存器2-3和控制器2-4，
AD采樣電路1將采集的VGA模擬信號轉(zhuǎn)換成三路數(shù)字信號輸出，AD采 樣電路1的R路數(shù)字信號輸出端與R路FIFO數(shù)據(jù)緩存器2-1的輸入端相連，R 路FIFO數(shù)據(jù)緩存器2-1的輸出端與R路從DSP4的輸入端相連，R路從DSP4 的數(shù)據(jù)輸入輸出端與R路外部存儲器41的數(shù)據(jù)輸入輸出端相連，
AD采樣電路1的G路數(shù)字信號輸出端與G路FIFO數(shù)據(jù)緩存器2-2的輸入 端相連，G路FIFO數(shù)據(jù)緩存器2-2的輸出端與G路從DSP5的輸入端相連，G 路從DSP5的數(shù)據(jù)輸入輸出端與G路外部存儲器51的數(shù)據(jù)輸入輸出端相連，
AD采樣電路1的B路數(shù)字信號輸出端與B路FIFO數(shù)據(jù)緩存器2-3的輸入 端相連，B路FIFO數(shù)據(jù)緩存器2-3的輸出端與B路從DSP6的輸入端相連，B 路從DSP6的數(shù)據(jù)輸入輸出端與B路外部存儲器61的數(shù)據(jù)輸入輸出端相連，
R路從DSP4的I2C串行端口與AD采樣電路1的I2C串行端口相連，主 DSP3、 R路從DSP4、 G路從DSP5和B路從DSP6通過控制器2-4進(jìn)行McBSP 級聯(lián)。
雷達(dá)圖像采集卡采集的輸入信號的是雷達(dá)顯示器的視頻緩存輸出，即雷達(dá) 圖像的VGA模擬信號，該圖像的分辨率應(yīng)在640x350到1280x1024之間，刷 新頻率在60Hz到85Hz之間，并且至少每隔15秒采集一幅完整的雷達(dá)圖像。 AD采樣電路1將VGA模擬信號轉(zhuǎn)換為標(biāo)準(zhǔn)的VGA數(shù)字信號，分別是R路數(shù) 字信號、G路數(shù)字信號和B路數(shù)字信號。由于采集的雷達(dá)圖像是分辨率從 640x350到1280xl024、刷新率在60Hz至85Hz之間的共18種不同類型的圖像。 所以，每采集一種類型的雷達(dá)圖像，都需要重新配置AD采樣電路1相關(guān)寄存 器的值，RGB信號輸出模式等參數(shù)都是由AD采樣電路1內(nèi)部的控制寄存器的 值決定，由主DSP3發(fā)命令給R路從DSP4，通過I2C總線對這些寄存器進(jìn)行設(shè) 置和修改，實現(xiàn)對AD采樣電路1的初始化。
AD采樣電路1采用ADI公司的AD9888芯片。
根據(jù)IEC61996對雷達(dá)采集卡的要求，采集輸入的是RGB色度信號，采集 圖像的最高分辨率達(dá)到1280X1024，刷新頻率為85Hz。這時，圖像實際的行總 點數(shù)是1728，場總點數(shù)是1072，算出像素的時鐘頻率1728X 1072X 85=157.5Mhz。 AD9888和THS8083能夠滿足這么高的采樣頻率。然而，由于TVP7002是TT公司剛推出來的最新的視頻采樣芯片THS8083的價格昂貴，使 用率不普及，同時這方面的技術(shù)支持遠(yuǎn)沒有AD公司做的全面和成熟。所以選 擇AD9888芯片。
主DSP3、 R路從DSP4、 G路從DSP5和B路從DSP6采用TI公司C6000 系列的TMS320DM642，所述TMS320DM642以下簡稱為DM642。
DM642是一款針對多媒體處理領(lǐng)域的高速DSP處理器，基于C64x核心架 構(gòu)。它集成了豐富的外圍設(shè)備和接口，最高主頻達(dá)到了 720MHz，并行處理指 令的能力最大可達(dá)每個指令周期處理8條32位指令，因此最大指令處理速度為 5760證So
當(dāng)輸入圖像的分辨率是1280x1024，刷新頻率是85 Hz時，其像素頻率可達(dá) 到157.5MHz，這也就是說明了R路數(shù)字信號、G路數(shù)字信號和B路數(shù)字信號 的輸出速率也是157.5M，每路的數(shù)字量是1.3MB。然而，對于TI公司的DSP 而言，僅是TMS320C6000系列(簡稱C6000)的DSP含有l(wèi)OOMHz對外圍設(shè) 備的增強(qiáng)直接存儲器存取EDMA (去除冗余，實際應(yīng)用中僅能達(dá)到75MHz左 右)，因此本實施方式選擇C6000系列的DSP來讀取這三路數(shù)字信號。由于三 路數(shù)字所要求的最高頻率為157.5X3+4=118.125MHz，因此，選用三片C6000 的DSP (主DSP3、 R路從DSP4和G路從DSP5)，分別接收AD采樣電路1 輸出的R路數(shù)字信號、G路數(shù)字信號和B路數(shù)字信號。在AD采樣電路1后面， 加入一款高速的FPGA2，在FPGA2里面構(gòu)建三個并行的8位進(jìn)32位出的FIFO (First In First Out,先進(jìn)先出數(shù)據(jù)緩存器)，分別為R路FIFO數(shù)據(jù)緩存器2-1 、 G路FIFO數(shù)據(jù)緩存器2-2、 B路FIFO數(shù)據(jù)緩存器2-3，然后再把這三路數(shù)字信 號讀取到與從DSP相對應(yīng)的外部存儲器中。
DM642具有2個獨立的EMIF:EMIFA和EMIFB, EMIFA總線寬度為64bit， EMIFB總線寬度為16bit。
四個DSP同時硬件仿真調(diào)試，要求這些DM642的JTAG端口和14針的接 頭間以菊花鏈方式互連，如圖2所示。掃描鏈數(shù)據(jù)信號從JTAG插座的TDI引 腳輸出，依次經(jīng)過R路從DSP4、主DSP、 G路從DSP5和B路從DSP6，最后 從B路從DSP6的TOO引腳返回JTAG插座，形成一個串行的回路。由于需要 驅(qū)動多片DM642,故為JTAG鏈路添加了驅(qū)動芯片245。 TCK是時鐘信號，DM642所接收的來自TDI引腳的數(shù)據(jù)在TCK的上升沿取樣，驅(qū)動器輸出分別 驅(qū)動各個DM642的TCK信號。TMS、 TEST分別為JTAG接口的狀態(tài)控制信號 和復(fù)位信號，經(jīng)過驅(qū)動后輸出。EMU是TI公司DSP的專用信號，DM642通過 此引腳發(fā)出在線編程的信號，告訴主機(jī)可以開始對其在線調(diào)試和編程。EMU0、 EMU1、 TMS、 TDI和TCK需要通過上拉電阻連接至VCC，以便當(dāng)仿真器未連 接時，可控制它們至一確定的值。
DM642有2個McBSP端口 ，圖3是兩片DM642進(jìn)行McBSP數(shù)據(jù)通信的 管腳連接圖。為了達(dá)到最大的傳輸速度，DM642的McBSP發(fā)送數(shù)據(jù)部分必須 作為時鐘信號和幀同步信號的主控端。
主DSP3與哪一路從DSP進(jìn)行通訊通過FPGA2中的控制器2-4來控制，主 DSP3通過往控制器2-4里寫0x01、 0x02和0x03對應(yīng)選擇與R路從DSP4、 G 路從DSP5、 B路從DSP6進(jìn)行McBSP (雙通道緩沖串行口)通訊，四個DSP 的McBSP級聯(lián)示意圖如圖4所示。
主外部存儲器31、 R路外部存儲器41、 G路外部存儲器51和B路外部存 儲器61采用SDRAM。
在圖像采集系統(tǒng)中，采集圖像的最高分辨率可到1280x1024，而AD采樣電 路1的RGB三個通道的量化位數(shù)為8位，因此，我們存儲一幀圖像至少需要的 存儲器容量為1280X1024X8X3二31457280bit約31.5Mbit。 SDRAM可以無縫 的接入到DM642的EMIFA， EMIFA支持8\16\32\64bit的數(shù)據(jù)訪問，SDRAM 可以滿足EMIFA的IOOM的輸入時鐘，SDRAM的成本低，速度和體積滿足要 求，操作方便。SDRAM的工作速度與系統(tǒng)總線速度是同步的，工作時鐘周期 最小可為5ns。 SDRAM只在時鐘的上升沿讀取數(shù)據(jù)，是DRAM系列產(chǎn)品中控 制最簡單的。
工作原理
AD采樣電路1初始化后，采集雷達(dá)圖像VGA模擬信號，并轉(zhuǎn)成R路數(shù)字 信號、G路數(shù)字信號和B路數(shù)字信號，R路數(shù)字信號存入R路FIFO數(shù)據(jù)緩存 器2-l， G路數(shù)字信號存入G路FIFO數(shù)據(jù)緩存器2-2， B路數(shù)字信號存入B路 FIFO數(shù)據(jù)緩存器2-3 ，當(dāng)三個從DSP接到主DSP3的命令后，分別接收對應(yīng)FIFO 中的數(shù)據(jù)，即R路從DSP4接收R路FIFO數(shù)據(jù)緩存器2-1中的數(shù)據(jù)，G路從DSP5接收G路FIFO數(shù)據(jù)緩存器2-2中的數(shù)據(jù)，B路從DSP6接收B路FIFO 數(shù)據(jù)緩存器2-3中的數(shù)據(jù)，然后三個從DSP將接收的數(shù)據(jù)分別存入與之相配套 的外部存儲器中。主DSP3發(fā)送命令給三個從DSP，分別接收它們的數(shù)據(jù)，存 在主DSP3配套的主外部存儲器31中，由主DSP3中完成對接收圖像的壓縮處 理。
為了通訊的方便，四個DSP與上位機(jī)8之間確定了一個通訊協(xié)議。該協(xié)議 總共有26個8bit的數(shù)據(jù)，起始位和結(jié)束位分別是0x55和0xAA,選用這兩個 數(shù)據(jù)作為起始和終止是因為它們的或正好是0xFF，能正確接收到這兩個數(shù)說明 每一 bit的數(shù)據(jù)線都正常。如果起始位和結(jié)束位有不正確的，從DSP將請求上 位機(jī)8再一次發(fā)送協(xié)議，直到正確為止。中間的其它數(shù)據(jù)分別是場總點數(shù)、 行總點數(shù)、高度、寬度、垂直起始、水平起始(各占兩字節(jié))、阻抗、電流、相 位、紅色對比度、綠色對比度、藍(lán)色對比度、紅色亮度、綠色亮度、藍(lán)色亮度、 行同步、場同步、數(shù)據(jù)順序和頻率范圍，這后面的四個數(shù)的范圍是0到3，不與 0xAA沖突。然后，主DSP利用FPGA2中的控制器2-4,通過寫0x01、 0x02 和0x03對應(yīng)選擇與R路從DSP4、 G路從DSP5和B路從DSP6進(jìn)行McBSP 通訊，把這26個8bit的協(xié)議再分別轉(zhuǎn)送給B路從DSP4、 G路從DSP5和R路 從DSP6。之后，第二次利用控制器2-4選擇與對應(yīng)從DSP進(jìn)行McBSP通訊， 主DSP給R路從DSP4、 G路從DSP5和B路從DSP6發(fā)送復(fù)位中斷標(biāo)志0x12， 以等待接收FIFO的圖像數(shù)據(jù)。然后，給R路從DSP4發(fā)送數(shù)據(jù)采集啟動標(biāo)志 0x34，第三次利用控制器選擇，接收R路從DSP4、 G路從DSP5和B路從DSP6 傳輸?shù)腞、 G、 B圖像數(shù)據(jù)。圖像數(shù)據(jù)經(jīng)處理之后利用W5100傳輸至上位機(jī)8。
四個DSP的工作流程如圖6至9所示。
R路從DSP4的初始化包括EMIF、 McBSP0、 CSL、 GPIO，還需要設(shè)定 AD9888的14個寄存器的固定值。然后接收從主DSP3傳輸過來的含有26個 8bit的數(shù)據(jù)協(xié)議，從場總點數(shù)、行總點數(shù)、高度、寬度、垂直起始、水平起始 (各占兩字節(jié))、阻抗、電流、相位、紅色對比度、綠色對比度、藍(lán)色對比度、 紅色亮度、綠色亮度、藍(lán)色亮度、行同步、場同步、數(shù)據(jù)順序和頻率范圍這組 數(shù)據(jù)中，設(shè)定AD采樣電路1某種類型圖像的所需的12個寄存器的值，通過fC 配置這些寄存器。這時AD采樣電路1就可以正常的采集該類型圖像，采集到的數(shù)字圖像信號就不斷傳輸出AD采樣電路1。 R路從DSP4接收到復(fù)位標(biāo)志 0x12之后，R路FIFO數(shù)據(jù)緩存器2-1復(fù)位。復(fù)位之后， 一旦接收到數(shù)據(jù)采集標(biāo) 志0x34。這時，只要R路FIFO數(shù)據(jù)緩存器2-1接收到了AD采樣電路1發(fā)出 的場同步信號，R路FIFO數(shù)據(jù)緩存器2-1就在像素時鐘的上升沿，把AD采樣 電路1傳輸出的R路數(shù)字信號數(shù)據(jù)裝入R路FIFO數(shù)據(jù)緩存器2-1 。當(dāng)R路FIFO 數(shù)據(jù)緩存器2-1達(dá)到半滿的時候(通過FPGA2編程設(shè)置半滿的大小為2048字 節(jié))，R路FIFO數(shù)據(jù)緩存器2-1就給R路從DSP4—個中斷信號，然后R路從 DSP4把R路FIFO數(shù)據(jù)緩存器2-1存儲的2048個數(shù)據(jù)通過R路從DSP4內(nèi)置 的EMDA傳輸?shù)絉路外部存儲器41中，經(jīng)過場總點數(shù)x行總點數(shù)/2048次傳輸 就可以完成整幅圖像的傳輸。最后，依據(jù)垂直起始、水平起始的值，去除掉采 集圖像中的消隱信號，提取暫存在R路外部存儲器41中的一幅實際分辨率大小 的圖像信號，通過McBSP0通訊傳輸?shù)街魍獠看鎯ζ?1中。 其它兩路工作流程不詳細(xì)說明，參見圖8和圖9。
具體實施方式
二本實施方式與實施方式一的不同之處在于，它還包括主 非易失性存儲器32、 R路非易失性存儲器42、 G路非易失性存儲器52和B路 非易失性存儲器62，主DSP3的數(shù)據(jù)暫存輸入輸出端與主非易失性存儲器32的 數(shù)據(jù)暫存輸入輸出端相連，R路從DSP4的數(shù)據(jù)暫存輸入輸出端與R路非易失 性存儲器42的數(shù)據(jù)暫存輸入輸出端相連，，G路從DSP5的數(shù)據(jù)暫存輸入輸出 端與G路非易失性存儲器52的數(shù)據(jù)暫存輸入輸出端相連，B路從DSP6的數(shù)據(jù) 暫存輸入輸出端與B路非易失性存儲器62的數(shù)據(jù)暫存輸入輸出端相連，其它與 實施方式一相同。
主非易失性存儲器32、 R路非易失性存儲器42、 G路非易失性存儲器52 和B路非易失性存儲器62采用AMD公司的AM29LV160B閃存芯片。
由于DM642自身不能存儲程序代碼，所以對每一片DM642都需要外擴(kuò)非 易失性存儲器。Flash (閃速存儲器)是近些年發(fā)展起來的新型非易失性存儲器， 它具有掉電數(shù)據(jù)不丟失、快速的數(shù)據(jù)存取速度、電可擦除、容量大、在線可編 程、價格低廉以及足夠多的擦寫次數(shù)(十萬次)和較高的可靠性等諸多優(yōu)點。
具體實施方式
三下面結(jié)合圖5說明本實施方式，本實施方式與實施方式 一或二的不同之處在于，它還包括以太網(wǎng)接口電路7，主DSP3的輸入輸出端與以太網(wǎng)接口電路7的第一輸入輸出端相連，以太網(wǎng)接口電路7的第二輸入輸出 端與上位機(jī)8的輸入輸出端相連，其它與實施方式一或二相同。 以太網(wǎng)接口電路7采用WIZnet公司的W5100固件網(wǎng)絡(luò)芯片。 對于一幀最高分辨率的雷達(dá)圖像，不經(jīng)過壓縮，系統(tǒng)最大傳輸?shù)臄?shù)據(jù)量為 1280x 1024x8x3=31457280bit，約31.5Mbit。 WIZnet公司推出的固件網(wǎng)絡(luò)芯片 W5100，它集成了以太網(wǎng)物理層RTL8201CP核。與之前的網(wǎng)絡(luò)芯片W3100A和 W3150A+相比，具有更好的集成性，擁有更穩(wěn)定、更優(yōu)良的性能。W5100集 TCP/IP協(xié)議棧、以太網(wǎng)MAC和PHY為一體，支持TCP、 UDP、 IPv4、 ICMP、 ARP、 IGMP和PPPoE等網(wǎng)絡(luò)協(xié)議。它提供多種總線，包括兩種并行總線(直 接總線接口和間接總線接口)，以及SPI串行總線等接口方式。內(nèi)置16KByte發(fā) 送/接收數(shù)據(jù)緩沖區(qū)，可快速進(jìn)行數(shù)據(jù)交換，W5100支持且自動識別全雙工或半 雙工的傳輸模式，最大通信速率可達(dá)25Mbps，實際工作速率是6Mbps左右， 上述的一幅圖像可在5秒多的時間傳輸至上位機(jī)8或數(shù)據(jù)保護(hù)容器。在圖像采 集卡中，利用該固件網(wǎng)絡(luò)芯片W5100，可以很方便地與DM642進(jìn)行無逢連接。 W5100與DM642的連接圖如圖5所示。
權(quán)利要求
1、基于DSP和FPGA的雷達(dá)圖像采集卡，其特征在于，它包括AD采樣電路(1)、FPGA(2)、主DSP(3)、R路從DSP(4)、G路從DSP(5)、B路從DSP(6)、主外部存儲器(31)、R路外部存儲器(41)、G路外部存儲器(51)和B路外部存儲器(61)，F(xiàn)PGA(2)內(nèi)部構(gòu)建有R路FIFO數(shù)據(jù)緩存器(2-1)、G路FIFO數(shù)據(jù)緩存器(2-2)、B路FIFO數(shù)據(jù)緩存器(2-3)和控制器(2-4)，AD采樣電路(1)將采集的VGA模擬信號轉(zhuǎn)換成三路數(shù)字信號輸出，AD采樣電路(1)的R路數(shù)字信號輸出端與R路FIFO數(shù)據(jù)緩存器(2-1)的輸入端相連，R路FIFO數(shù)據(jù)緩存器(2-1)的輸出端與R路從DSP(4)的輸入端相連，R路從DSP(4)的數(shù)據(jù)輸入輸出端與R路外部存儲器(41)的數(shù)據(jù)輸入輸出端相連，AD采樣電路(1)的G路數(shù)字信號輸出端與G路FIFO數(shù)據(jù)緩存器(2-2)的輸入端相連，G路FIFO數(shù)據(jù)緩存器(2-2)的輸出端與G路從DSP(5)的輸入端相連，G路從DSP(5)的數(shù)據(jù)輸入輸出端與G路外部存儲器(51)的數(shù)據(jù)輸入輸出端相連，AD采樣電路(1)的B路數(shù)字信號輸出端與B路FIFO數(shù)據(jù)緩存器(2-3)的輸入端相連，B路FIFO數(shù)據(jù)緩存器(2-3)的輸出端與B路從DSP(6)的輸入端相連，B路從DSP(6)的數(shù)據(jù)輸入輸出端與B路外部存儲器(61)的數(shù)據(jù)輸入輸出端相連，R路從DSP(4)的I2C串行端口與AD采樣電路(1)的I2C串行端口相連，主DSP(3)、R路從DSP(4)、G路從DSP(5)和B路從DSP(6)通過控制器(2-4)進(jìn)行McBSP級聯(lián)。
2、 根據(jù)權(quán)利要求1所述的基于DSP和FPGA的雷達(dá)圖像采集卡，其特征 在于，它還包括主非易失性存儲器(32)、 R路非易失性存儲器(42)、 G路非 智失性存儲器(52)和B路非易失性存儲器(62)，主DSP (3)的數(shù)據(jù)暫存輸 入輸出端與主非易失性存儲器(32)的數(shù)據(jù)暫存輸入輸出端相連，R路從DSP(4)的數(shù)據(jù)暫存輸入輸出端與R路非易失性存儲器(42)的數(shù)據(jù)暫存輸入輸出 端相連，G路從DSP (5)的數(shù)據(jù)暫存輸入輸出端與G路非易失性存儲器(52) 的數(shù)據(jù)暫存輸入輸出端相連，B路從DSP (6)的數(shù)據(jù)暫存輸入輸出端與B路非易失性存儲器(62)的數(shù)據(jù)暫存輸入輸出端相連。
3、 根據(jù)權(quán)利要求1或2所述的基于DSP和FPGA的雷達(dá)圖像采集卡，其 特征在于，它還包括以太網(wǎng)接口電路(7)，主DSP (3)的以太網(wǎng)數(shù)據(jù)輸入輸出 端與以太網(wǎng)接口電路(7)的第一輸入輸出端相連。
4、 根據(jù)權(quán)利要求1或2所述的基于DSP和FPGA的雷達(dá)圖像采集卡，其 特征在于，主DSP (3)、 R路從DSP (4)、 G路從DSP (5)和B路從DSP (6) 的JTAG端口以菊花鏈方式互連。
5、 根據(jù)權(quán)利要求3所述的基于DSP和FPGA的雷達(dá)圖像采集卡，其特征 在于，主DSP (3)、 R路從DSP (4)、 G路從DSP (5)和B路從DSP (6)的 JTAG端口以菊花鏈方式互連。
6、 根據(jù)權(quán)利要求5所述的基于DSP和FPGA的雷達(dá)圖像采集卡，其特征 在于，AD采樣電路(1)采用ADI公司的AD9888芯片。
7、 根據(jù)權(quán)利要求5所述的基于DSP和FPGA的雷達(dá)圖像采集卡，其特征 在于，主DSP (3)、 R路從DSP (4)、 G路從DSP (5)和B路從DSP (6)采 用TI公司C6000系列的TMS320DM642。
8、 根據(jù)權(quán)利要求5所述的基于DSP和FPGA的雷達(dá)圖像采集卡，其特征 在于，主外部存儲器(31)、 R路外部存儲器(41)、 G路外部存儲器(51)和B 路外部存儲器(61)采用SDRAM。
9、 根據(jù)權(quán)利要求5所述的基于DSP和FPGA的雷達(dá)圖像采集卡，其特征 在于，主非易失性存儲器(32)、 R路非易失性存儲器(42)、 G路非易失性存 儲器(52)和B路非易失性存儲器(62)采用AMD公司的AM29LV160B閃存心片o
10、 根據(jù)權(quán)利要求5所述的基于DSP和FPGA的雷達(dá)圖像采集卡，其特征 在于，以太網(wǎng)接口電路(7)采用WlZnet公司的W5100固件網(wǎng)絡(luò)芯片。
全文摘要
基于DSP和FPGA的雷達(dá)圖像采集卡，屬于雷達(dá)領(lǐng)域，本發(fā)明是為了解決現(xiàn)有的雷達(dá)采集卡將未經(jīng)壓縮的大量的圖像直接傳送給PC機(jī)，沒有實現(xiàn)在板卡上的壓縮，導(dǎo)致對傳輸總線實時傳輸性能的要求過高的問題。本發(fā)明的AD采樣電路采集雷達(dá)VGA模擬信號，并轉(zhuǎn)換成RGB三路數(shù)字信號，F(xiàn)PGA內(nèi)部構(gòu)建有RGB三路FIFO數(shù)據(jù)緩存器和控制器，所述RGB三路數(shù)字信號經(jīng)對應(yīng)的FIFO數(shù)據(jù)緩存器后，存入與之對應(yīng)的從DSP掛接的外部存儲器中，接到命令后，存于外部存儲器中的RGB三路數(shù)字信號通過FPGA中的控制器依次傳到主DSP的外部存儲器中，并在主DSP中完成對雷達(dá)圖像的壓縮，再通過網(wǎng)絡(luò)傳送給上位機(jī)。
文檔編號H04N7/26GK101651828SQ20091007280
公開日2010年2月17日 申請日期2009年9月7日 優(yōu)先權(quán)日2009年9月7日
發(fā)明者李玉深, 志 鄭, 宇 魏 申請人:哈爾濱工程大學(xué)科技園發(fā)展有限公司