專利名稱：一種嵌入式網(wǎng)管應(yīng)答器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于網(wǎng)絡(luò)通信領(lǐng)域，特別涉及一種應(yīng)用于雙向光纖同軸混合(，
HFC)網(wǎng)絡(luò)的基于FPGA芯片的嵌入式網(wǎng)管應(yīng)答器。
背景技術(shù)：
雙向光纖同軸混合網(wǎng)，簡(jiǎn)稱為HFC網(wǎng)絡(luò)，即Hybrid Fiber Coaxial的 縮寫HFC,作為一種寬帶接入網(wǎng)絡(luò)，具有傳輸頻帶寬、頻率資源豐富、接入 方便及技術(shù)改造費(fèi)用低等優(yōu)點(diǎn)。尤其是數(shù)字電視播出的快速普及，促進(jìn)了HFC 網(wǎng)絡(luò)的快速發(fā)展。基于低成本超大規(guī)?，F(xiàn)場(chǎng)可編程門陣列(以下簡(jiǎn)稱FPGA) 芯片的S0C系統(tǒng)，遵循屆標(biāo)《HFC網(wǎng)絡(luò)設(shè)備管理規(guī)范》的網(wǎng)管應(yīng)答器。尤其 能夠使用嵌入FPGA中的NIOS II系統(tǒng)對(duì)運(yùn)行于雙向HFC網(wǎng)絡(luò)內(nèi)的設(shè)備進(jìn)行 數(shù)據(jù)采集與監(jiān)控，達(dá)到實(shí)時(shí)遠(yuǎn)程管理的目的。網(wǎng)絡(luò)規(guī)模越來越大，傳輸設(shè)備 越來越多，網(wǎng)絡(luò)構(gòu)造也更加復(fù)雜。隨著數(shù)字電視等數(shù)據(jù)業(yè)務(wù)在HFC網(wǎng)絡(luò)內(nèi)的 運(yùn)營，對(duì)HFC網(wǎng)絡(luò)的穩(wěn)定性和可靠性提出了更高的要求。為了進(jìn)一步改善網(wǎng) 絡(luò)的穩(wěn)定性和可靠性，必須在網(wǎng)絡(luò)的日常運(yùn)行中引進(jìn)HFC網(wǎng)絡(luò)設(shè)備管理系統(tǒng)，
對(duì)所有參與運(yùn)營設(shè)備的工作狀態(tài)，進(jìn)行實(shí)時(shí)的監(jiān)測(cè)、記錄、分析、統(tǒng)計(jì)和控 制。而網(wǎng)管應(yīng)答器作為被管設(shè)備的代表是網(wǎng)管系統(tǒng)中必不可少的裝置。隨著 FPGA技術(shù)的發(fā)展，先進(jìn)的90納米工藝使芯片規(guī)模越來越大，成本越來越低， 在電子技術(shù)應(yīng)用領(lǐng)域更具競(jìng)爭(zhēng)力。在嵌入式系統(tǒng)中，新一代的FPGA不但可 以任意設(shè)計(jì)邏輯電路，還可以直接嵌入各種Ipcore，甚至是32位的CPU或DSP， FPGA優(yōu)越的性價(jià)比使其成為網(wǎng)絡(luò)產(chǎn)品設(shè)計(jì)的新亮點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明需要解決的技術(shù)問題是，在網(wǎng)絡(luò)產(chǎn)品的設(shè)計(jì)中，針對(duì)超大規(guī)?，F(xiàn) 場(chǎng)可編程門陣列技術(shù)的發(fā)展，需要新一代的更優(yōu)越的性價(jià)比產(chǎn)品問世。
本發(fā)明的目的在于提供一種嵌入式網(wǎng)管應(yīng)答器，它是應(yīng)用于HFC網(wǎng)絡(luò)的 基于嵌入式FPGA的網(wǎng)絡(luò)設(shè)備應(yīng)答器，遵循國標(biāo)《規(guī)范》，能夠使用32位NIOSII (一種嵌入式處理器的名稱)系統(tǒng)對(duì)HFC網(wǎng)內(nèi)的設(shè)備進(jìn)行實(shí)時(shí)的跟蹤與監(jiān)控， 達(dá)到遠(yuǎn)程實(shí)時(shí)管理的目的。
為達(dá)到上述目的，本發(fā)明所采用的技術(shù)方案是， 一種嵌入式網(wǎng)管應(yīng)答器，包 括FPGA芯片、配置芯片、RAM存儲(chǔ)器組成的數(shù)據(jù)處理硬件平臺(tái)和外圍接IU， 其特征在于，在FPGA芯片中嵌入32位NIOSII系統(tǒng)；所述數(shù)據(jù)處理硬件平 臺(tái)，是將國際協(xié)議和S醒P協(xié)議嵌入硬件平臺(tái)，對(duì)HFC網(wǎng)內(nèi)事務(wù)進(jìn)行監(jiān)控、 管理；所述外圍接口有以太網(wǎng)接口、串行通信接口、在線編程與調(diào)試接口、 人機(jī)交互接口，并分別與所述數(shù)據(jù)處理硬件平臺(tái)連接，所組成的輕小網(wǎng)管應(yīng) 答器裝置直接作為設(shè)備組件置于被管理設(shè)備內(nèi)部。所述網(wǎng)管應(yīng)答器的工作參 數(shù)，采用本地串口和遠(yuǎn)程IP 口連接方式。所述的NIOSII系統(tǒng)通過地址總線、 數(shù)據(jù)總線以及控制總線與以太網(wǎng)接口相連接，通過這個(gè)接口可以把本應(yīng)答器 連接到網(wǎng)絡(luò)上，與網(wǎng)管系統(tǒng)管理計(jì)算機(jī)進(jìn)行通信。所述串行通信接口連接 FPGA的UART模塊，由外部連接線連接網(wǎng)絡(luò)設(shè)備，實(shí)現(xiàn)監(jiān)控參數(shù)的傳輸。所 述的配置芯片通過JTAG方式與FPGA芯片的配置專用線連接；RAM存儲(chǔ) 器通過FPGA芯片的部分I/O 口 ，這些口被定義為外部總線，連接到NIOS II 系統(tǒng)的AVALOG總線，完成數(shù)據(jù)處理器的硬件平臺(tái)構(gòu)建；所述的以太網(wǎng)接 口通過數(shù)據(jù)總線、地址總線與FPGA芯片的部分I/O 口連接，這些口被定義為I/0總線，完成網(wǎng)絡(luò)前端管理服務(wù)器與網(wǎng)管應(yīng)答器的通信連接；所述的在
線調(diào)試接口通過數(shù)據(jù)收發(fā)線、時(shí)鐘線、復(fù)位線與FPGA芯片連接，完成在線 調(diào)試和程序下載功能；所述的串行通信接口通過符合RS232標(biāo)準(zhǔn)的數(shù)據(jù)收發(fā) 器與嵌入在FPGA芯片中的UART連接，完成與被管設(shè)備數(shù)據(jù)采集裝置的通 信及本地通信;FPGA芯片的專用1/0接口與人機(jī)交互接口相連接，完成LED 指示、按鍵輸入、機(jī)蓋狀態(tài)告警功能。
所述的數(shù)據(jù)處理器包含處理SNMP協(xié)議中五個(gè)消息的所有功能及符合 國標(biāo)的MIB庫；所述的地址總線上的地址信息包含網(wǎng)管應(yīng)答器的地址和網(wǎng) 絡(luò)前端管理服務(wù)器的地址；所述的數(shù)據(jù)總線上的數(shù)據(jù)包含網(wǎng)管應(yīng)答器傳輸?shù)?網(wǎng)絡(luò)前端管理服務(wù)器的實(shí)時(shí)數(shù)據(jù)和網(wǎng)絡(luò)前端管理服務(wù)器發(fā)送到網(wǎng)管應(yīng)答器 的管理信息。
在線編程和調(diào)試接口與FPFA的JTAG接口相連接，由外部的連接電纜連 接PC機(jī)的USB接口，實(shí)現(xiàn)在線調(diào)試與下載程序功能。人機(jī)交互接口與LED 指示器、按鍵開關(guān)及機(jī)蓋狀態(tài)告警單元相連接，可顯示系統(tǒng)工作狀態(tài)及輸入 控制命令。整個(gè)系統(tǒng)通過NI0SI1的系統(tǒng)軟件對(duì)串行通信接口傳輸來的網(wǎng)絡(luò)設(shè) 備管理數(shù)據(jù)進(jìn)行分析、保存，對(duì)以太網(wǎng)接口傳輸來的SNMP數(shù)據(jù)包迸行解析、 封裝，并根據(jù)網(wǎng)管系統(tǒng)管理計(jì)算機(jī)的要求對(duì)被代理網(wǎng)絡(luò)設(shè)備進(jìn)行數(shù)據(jù)采集與 監(jiān)控。
對(duì)所述的數(shù)據(jù)處理硬件平臺(tái)的配置文件、NIOSII系統(tǒng)軟件和非易失數(shù) 據(jù)，采用單一串行配置芯片存儲(chǔ)，減少芯片數(shù)量及PCB板面積；
對(duì)所述的串行通信接口，采用自定義的本地通信協(xié)議，可連接功能不同 的被管理設(shè)備，提高應(yīng)答器的通用性；
對(duì)所述的硬件平臺(tái)，采用改變FPGA配置文件的方法升級(jí)數(shù)據(jù)處理的能力，提高了應(yīng)答器的擴(kuò)展性；
遵循國標(biāo)《規(guī)范》，提高了應(yīng)答器的兼容性。
所述的以太網(wǎng)接口通過數(shù)據(jù)總線、地址總線與FPGA芯片的部分I/O 口連 接，這些口被定義為I/0總線，完成網(wǎng)絡(luò)前端管理服務(wù)器與網(wǎng)管應(yīng)答器的通 信連接；所述的在線調(diào)試接口通過數(shù)據(jù)收發(fā)線、時(shí)鐘線、復(fù)位線與FPGA芯 片連接，完成在線調(diào)試和程序下載功能;所述的串行通信接口通過符合RS232 標(biāo)準(zhǔn)的數(shù)據(jù)收發(fā)器與嵌入在FPGA芯片中的UART連接，完成與被管設(shè)備數(shù)據(jù) 采集裝置的通信及本地通信;FPGA芯片的專用I/O接口與人機(jī)交互接口相連 接，完成LED指示、按鍵輸入、機(jī)蓋狀態(tài)告警功能。
所述的NIOSII系統(tǒng)軟件包含處理S麗P VI協(xié)議中五個(gè)消息的所有功能 及符合國標(biāo)的MIB庫。
所述的地址總線上的地址信息包含網(wǎng)管應(yīng)答器的地址(源地址)和網(wǎng)絡(luò) 前端管理服務(wù)器的地址(目的地址)；所述的數(shù)據(jù)總線上的數(shù)據(jù)包含網(wǎng)管應(yīng) 答器傳輸?shù)骄W(wǎng)絡(luò)前端管理服務(wù)器的實(shí)時(shí)數(shù)據(jù)和網(wǎng)絡(luò)前端管理服務(wù)器發(fā)送到 網(wǎng)管應(yīng)答器的管理信息。
本發(fā)明與現(xiàn)有技術(shù)相比，具有如下顯著優(yōu)點(diǎn)本發(fā)明依靠超大規(guī)模FPGA 的可編程邏輯和豐富的IPcore (知識(shí)產(chǎn)權(quán)模塊)，將NIOSII系統(tǒng)嵌入FPGA 芯片中，組成功能強(qiáng)大的硬件平臺(tái)，再將國標(biāo)《規(guī)范》嵌入到硬件平臺(tái)中， 利用NIOSII CPU超強(qiáng)的數(shù)據(jù)處理能力，對(duì)運(yùn)行在HFC網(wǎng)的網(wǎng)絡(luò)設(shè)備有效地 進(jìn)行實(shí)時(shí)監(jiān)控和管理。同時(shí)由于FPGA技術(shù)的發(fā)展，其優(yōu)良的功能價(jià)格比能 夠使本發(fā)明在電子技術(shù)領(lǐng)域具有強(qiáng)大的競(jìng)爭(zhēng)力。并且由于采用FPGA芯片組 成硬件平臺(tái)，使整個(gè)系統(tǒng)可以在未來的發(fā)展中根據(jù)需要隨時(shí)進(jìn)行硬件升級(jí)，實(shí)現(xiàn)同一硬件平臺(tái)的可持續(xù)開發(fā)。


圖1為網(wǎng)管應(yīng)答器的一個(gè)實(shí)施例的原理框圖。
圖2為FPGA芯片示意圖。
圖3為存儲(chǔ)器組部分示意圖。
圖4為以太網(wǎng)接口部分示意圖。
圖5為在線編程和調(diào)試接口部分示意圖。
圖6為串行通信接口部分示意圖。
圖7為人機(jī)交互接口部分示意圖。
具體實(shí)施例方式
本發(fā)明的一個(gè)實(shí)施例結(jié)合附圖詳述如下
參照?qǐng)D1，為網(wǎng)管應(yīng)答器的一個(gè)實(shí)施例的原理框圖。表示應(yīng)用于HFC 網(wǎng)絡(luò)的基于嵌入式FPGA的網(wǎng)管應(yīng)答器，包括FPGA芯片1、存儲(chǔ)器組2、以 太網(wǎng)接口 3、 JTAG調(diào)試接口 4、串行接口 5、人機(jī)接口 6。其制作和裝配過程 為將FPGA芯片1、存儲(chǔ)器組2、以太網(wǎng)接口3、 JTAG調(diào)試接口4、串行接口 5、人機(jī)接口 6以及其他外圍分立元件分別焊接在預(yù)先設(shè)計(jì)好的PCB板上， 將配置文件、系統(tǒng)軟件和非易失數(shù)據(jù)通過JTAG調(diào)試接口 4下載到FPGA的配 置芯片內(nèi)，制作成體積小巧的應(yīng)答器置于被管理設(shè)備里。
所述的FPGA芯片1與所述的存儲(chǔ)器組2連接，組成具有數(shù)據(jù)處理功能的 硬件平臺(tái)；所述的以太網(wǎng)接口 3通過數(shù)據(jù)總線、地址總線與FPGA芯片1的 部分I/0口連接，這些口被定義為I/0總線，完成網(wǎng)絡(luò)前端管理服務(wù)器與網(wǎng)管應(yīng)答器的通信連接；所述的JTAG調(diào)試接口 4通過數(shù)據(jù)收發(fā)線、時(shí)鐘線、 復(fù)位線與FPGA芯片連接，完成在線調(diào)試和程序下載功能；所述的串行接口 5 通過符合RS232標(biāo)準(zhǔn)的數(shù)據(jù)收發(fā)器與嵌入在FPGA芯片1中的UART連接，完 成與被管設(shè)備數(shù)據(jù)采集裝置的通信及本地通信;FPGA芯片的專用I/O接口與 人機(jī)接口6相連接，完成LED指示、按鍵輸入、機(jī)蓋狀態(tài)告警功能。
所述的NIOSII系統(tǒng)軟件包含處理S醒P VI協(xié)議中五個(gè)消息的所有功能 及符合國標(biāo)的MIB庫。
所述的地址總線上的地址信息包含網(wǎng)管應(yīng)答器的地址(源地址)和網(wǎng)絡(luò) 前端管理服務(wù)器的地址(目的地址)；所述的數(shù)據(jù)總線上的數(shù)據(jù)包含網(wǎng)管應(yīng) 答器傳輸?shù)骄W(wǎng)絡(luò)前端管理服務(wù)器的實(shí)時(shí)數(shù)據(jù)和網(wǎng)絡(luò)前端管理服務(wù)器發(fā)送到 網(wǎng)管應(yīng)答器的管理信息。
參照?qǐng)D2-圖5，基于嵌入式FPGA的網(wǎng)管應(yīng)答器的具體工作原理描述如
下
安裝配置文件和系統(tǒng)軟件由計(jì)算機(jī)編譯完成的配置文件和系統(tǒng)軟件從
JTAG調(diào)試接口 4的數(shù)據(jù)下載引腳(圖5中XS4的1、 3、 5、 9腳)通過FPGA 1內(nèi)置的編程器模塊下載到存儲(chǔ)器組2中的flash芯片(圖3中的D2)里。 重新上電后，配置文件將NIOSII系統(tǒng)嵌入到FPGA 1中，NIOSII系統(tǒng)首先 將系統(tǒng)軟件從Hash芯片(圖3中的D2)轉(zhuǎn)存到存儲(chǔ)器組2中的RAM芯片(圖 3中的D3、 D4)里，然后從地址0X000000開始運(yùn)行工作程序。
收發(fā)IP數(shù)據(jù)包FPGA 1與以太網(wǎng)接口 3連接，通過RJ45接口 (圖4 中的XS2)連接遠(yuǎn)程管理計(jì)算機(jī)，在網(wǎng)絡(luò)應(yīng)答器與管理計(jì)算機(jī)之間傳遞網(wǎng)絡(luò) 管理數(shù)據(jù)。參照?qǐng)D6至圖7收發(fā)本地?cái)?shù)據(jù)包，F(xiàn)PGA 1與串行接口 5連接，通過 RS23'2A禁口 (圖6中的XS3)連接被代理網(wǎng)絡(luò)設(shè)備，將該網(wǎng)絡(luò)設(shè)備采集的數(shù) 據(jù)傳遞到應(yīng)答器，并將管理指令下達(dá)給被代理網(wǎng)絡(luò)設(shè)備。通過RS232B接口， 圖6中的XS5連接本地計(jì)算機(jī)，將要設(shè)置的應(yīng)答器參數(shù)下傳給應(yīng)答器。
通過上述的芯片配置與數(shù)據(jù)傳輸，就達(dá)到了發(fā)明的工作目的。
權(quán)利要求
1.一種嵌入式網(wǎng)管應(yīng)答器，包括FPGA芯片、配置芯片、RAM存儲(chǔ)器組成的數(shù)據(jù)處理硬件平臺(tái)和外圍接口，其特征在于，在FPGA芯片中嵌入32位NIOSII系統(tǒng)；所述數(shù)據(jù)處理硬件平臺(tái)，是將國際協(xié)議和SNMP協(xié)議嵌入硬件平臺(tái)，對(duì)HFC網(wǎng)內(nèi)事務(wù)進(jìn)行監(jiān)控、管理；所述外圍接口有以太網(wǎng)接口、串行通信接口、在線編程與調(diào)試接口、人機(jī)交互接口，并分別與所述數(shù)據(jù)處理硬件平臺(tái)連接，所組成的輕小網(wǎng)管應(yīng)答器裝置直接作為設(shè)備組件置于被管理設(shè)備內(nèi)部。
2. 根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)管應(yīng)答器，其特征在于，該網(wǎng)管應(yīng) 答器的工作參數(shù)，采用本地串口和遠(yuǎn)程IP 口連接方式。
3. 根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)管應(yīng)答器，其特征在于，所述的 NIOSII系統(tǒng)通過地址總線、數(shù)據(jù)總線以及控制總線與以太網(wǎng)接口相連接，通 過這個(gè)接口可以把本應(yīng)答器連接到網(wǎng)絡(luò)上，與網(wǎng)管系統(tǒng)管理計(jì)算機(jī)進(jìn)行通 信。
4. 根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)管應(yīng)答器，其特征在于，所述串行 通信接口連接FPGA的UART模塊，由外部連接線連接網(wǎng)絡(luò)設(shè)備，實(shí)現(xiàn)監(jiān)控參數(shù)的傳輸。
5. 根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)管應(yīng)答器，其特征在于，所述的配 置芯片通過JTAG方式與FPGA芯片的配置專用線連接；RAM存儲(chǔ)器通過 FPGA芯片的部分I/0 口，這些口被定義為外部總線，連接到NIOS II系統(tǒng) 的AVALOG總線，完成數(shù)據(jù)處理器的硬件平臺(tái)構(gòu)建。
6. 根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)管應(yīng)答器，其特征在于，所述的以太網(wǎng)接口通過數(shù)據(jù)總線、地址總線與FPGA芯片的部分I/O 口連接，這些口 被定義為I/O總線，完成網(wǎng)絡(luò)前端管理服務(wù)器與網(wǎng)管應(yīng)答器的通信連接。
7. 根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)管應(yīng)答器，其特征在于，所述的在 線調(diào)試接口通過數(shù)據(jù)收發(fā)線、時(shí)鐘線、復(fù)位線與FPGA芯片連接，完成在線 調(diào)試和程序下載功能；所述的串行通信接口通過符合RS232標(biāo)準(zhǔn)的數(shù)據(jù)收發(fā) 器與嵌入在FPGA芯片中的UART連接，完成與被管設(shè)備數(shù)據(jù)采集裝置的通 信及本地通信。
8. 根據(jù)權(quán)利要求1或7所述的嵌入式網(wǎng)管應(yīng)答器，其特征在于，F(xiàn)PGA 芯片的專用I/0接口與人機(jī)交互接口相連接，完成LED指示、按鍵輸入、機(jī) 蓋狀態(tài)告警功能。
9. 根據(jù)權(quán)利要求1或7所述的嵌入式網(wǎng)管應(yīng)答器，其特征在于，所述 的數(shù)據(jù)處理器包含處理SNMP協(xié)議中五個(gè)消息的所有功能及符合國標(biāo)的 MIB庫；所述的地址總線上的地址信息包含網(wǎng)管應(yīng)答器的地址和網(wǎng)絡(luò)前端管 理服務(wù)器的地址。
10. 根據(jù)權(quán)利要求1或7所述的嵌入式網(wǎng)管應(yīng)答器，其特征在于，所述 的數(shù)據(jù)總線上的數(shù)據(jù)包含網(wǎng)管應(yīng)答器傳輸?shù)骄W(wǎng)絡(luò)前端管理服務(wù)器的實(shí)時(shí)數(shù) 據(jù)和網(wǎng)絡(luò)前端管理服務(wù)器發(fā)送到網(wǎng)管應(yīng)答器的管理信息。
全文摘要
一種嵌入式網(wǎng)管應(yīng)答器，屬于網(wǎng)絡(luò)通信領(lǐng)域，包括FPGA芯片、配置芯片、RAM存儲(chǔ)器組成的數(shù)據(jù)處理硬件平臺(tái)和外圍接口，在FPGA芯片中嵌入32位NIOSII系統(tǒng)；所述數(shù)據(jù)處理硬件平臺(tái)，是將國際協(xié)議和SNMP協(xié)議嵌入硬件平臺(tái)，對(duì)HFC網(wǎng)內(nèi)事務(wù)進(jìn)行監(jiān)控、管理；所述外圍接口有以太網(wǎng)接口、串行通信接口、在線編程與調(diào)試接口、人機(jī)交互接口，并分別與所述數(shù)據(jù)處理硬件平臺(tái)連接，所組成的輕小網(wǎng)管應(yīng)答器裝置直接作為設(shè)備組件置于被管理設(shè)備內(nèi)部。本發(fā)明依靠超大規(guī)模FPGA的可編程邏輯組成功能強(qiáng)大的硬件平臺(tái)，對(duì)運(yùn)行在HFC網(wǎng)的網(wǎng)絡(luò)設(shè)備有效地進(jìn)行實(shí)時(shí)監(jiān)控和管理。具有強(qiáng)大的競(jìng)爭(zhēng)力。隨時(shí)進(jìn)行硬件升級(jí)，實(shí)現(xiàn)可持續(xù)開發(fā)。
文檔編號(hào)H04L12/02GK101626297SQ20071030693
公開日2010年1月13日 申請(qǐng)日期2007年12月28日 優(yōu)先權(quán)日2007年12月28日
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