專利名稱：網(wǎng)絡(luò)通信裝置及其相關(guān)通信方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種通信裝置，具體地涉及一種以序列數(shù)據(jù)傳送的通信裝置 與其相關(guān)方法。
背景技術(shù)：
在公知技術(shù)的網(wǎng)絡(luò)通信系統(tǒng)當(dāng)中，物理鏈接層(physical link layer,以下 簡稱PHY層)與媒體存取控制層(medium access control layer,以下簡稱MAC 層)之間的數(shù)據(jù)傳輸是以并行傳輸?shù)姆绞剑彝ㄟ^特定的通信協(xié)議(protocol) 進(jìn)4亍，舉侈l)來i兌，「々某體《蟲立才妻口」(media independent interface, Mil)以及
r簡化J 某體獨(dú)立接口」(reduced MII， RMII)就是其使用的傳輸接口的兩個(gè)例 子。若PHY層與MAC是以不同的芯片分別進(jìn)行實(shí)施，則代表該兩者芯片需 要使用到大量的電路接腳(pin )，若PHY層與MAC層是在同 一網(wǎng)絡(luò)控制芯 片內(nèi)，則該芯片內(nèi)有關(guān)于PHY層與MAC層兩者的大量走線(layout)會較為復(fù) 雜，進(jìn)而可能影響到該芯片的尺寸以及其效能。
然而隨著網(wǎng)絡(luò)技術(shù)的快速進(jìn)步，現(xiàn)今網(wǎng)絡(luò)所使用的速度也越來越高，在 具有數(shù)千兆比特(multi-gigabit)頻寬的網(wǎng)絡(luò)系統(tǒng)中，不論使用是「千兆比特 媒體獨(dú)立接口」(gigabit Mil, GMII)或是「簡化千兆比特媒體獨(dú)立接口」
(reduced GMII， RGMII),作為PHY層與MAC層之間的并行傳輸接口 ，可 能會使用到更大量的電路接腳，在系統(tǒng)成本的考慮以及系統(tǒng)發(fā)展性的考慮之 下，太多的電路接腳并非是系統(tǒng)設(shè)計(jì)者所樂見的情形。
發(fā)明內(nèi)容
因此本發(fā)明的目的之一，在于提供一種使用序列數(shù)據(jù)傳送的通信裝置與 其相關(guān)方法。
依據(jù)本發(fā)明的一實(shí)施例，其提供了一種通信裝置。該通信裝置包含有一 第一處理電路，用來處理對應(yīng)一第一網(wǎng)絡(luò)層的數(shù)據(jù)以產(chǎn)生一第一平行數(shù)據(jù)； 一平行轉(zhuǎn)序列單元，耦接于該第一處理電路，用來依據(jù)該第一處理電路所輸出的該第一平行數(shù)據(jù)產(chǎn)生一序列數(shù)據(jù)； 一傳輸接口，耦接于該平行轉(zhuǎn)序列單
元，用來對該平行轉(zhuǎn)序列單元所輸出的序列數(shù)據(jù)進(jìn)行傳輸； 一序列轉(zhuǎn)平行單 元，耦接于該傳輸接口，用來將該傳輸接口所傳輸?shù)脑撔蛄袛?shù)據(jù)轉(zhuǎn)換為一第 二平行數(shù)據(jù)；以及一第二處理電路，用來處理該第二平行數(shù)據(jù)以輸出對應(yīng)一 第二網(wǎng)絡(luò)層的數(shù)據(jù)；其中該傳輸接口的傳輸頻率與該第一、該第二處理電路 的操作頻率不相同。
依據(jù)本發(fā)明的一實(shí)施例，其提供了一種通信裝置。該通信裝置包含有一 第一處理電路，用來處理對應(yīng)一第一網(wǎng)絡(luò)層的數(shù)據(jù)以產(chǎn)生一第一平行數(shù)據(jù)； 一平行轉(zhuǎn)序列單元，耦接于該第一處理電路，用來依據(jù)該第一處理電路所輸 出的該第一平行數(shù)據(jù)產(chǎn)生一序列數(shù)據(jù)； 一傳輸接口，耦接于該平行轉(zhuǎn)序列單 元，用來對該平行轉(zhuǎn)序列單元所輸出的序列數(shù)據(jù)進(jìn)行傳輸； 一序列轉(zhuǎn)平行單 元，耦接于該傳輸接口，用來將該傳輸接口所傳輸?shù)脑撔蛄袛?shù)據(jù)轉(zhuǎn)換為一第 二平行數(shù)據(jù)；以及一第二處理電路，用來處理該第二平行數(shù)據(jù)以輸出對應(yīng)一 第二網(wǎng)絡(luò)層的數(shù)據(jù)；其中該第一處理電路與該第二處理電路的操作頻率不相 同。
依據(jù)本發(fā)明的一實(shí)施例，其提供了一種通信方法。該通信方法包含有處 理對應(yīng) 一 第 一 網(wǎng)絡(luò)層的數(shù)據(jù)以產(chǎn)生 一 第 一平行數(shù)據(jù)；將該第 一平行數(shù)據(jù)序列 化，以產(chǎn)生一序列數(shù)據(jù)；藉由一傳輸接口以傳輸該序列數(shù)據(jù)；接收該序列數(shù) 據(jù)，并將該序列數(shù)據(jù)平行化以產(chǎn)生一第二平行數(shù)據(jù)；以及處理該第二平行數(shù) 據(jù)以輸出對應(yīng)一第二網(wǎng)絡(luò)層的數(shù)據(jù)；其中，傳輸該序列數(shù)據(jù)的傳輸頻率與處 理該第 一 網(wǎng)絡(luò)層數(shù)據(jù)、該第二平行數(shù)據(jù)的操作頻率不相同。
依據(jù)本發(fā)明的一實(shí)施例，其提供了一種通信方法。該通信方法包含有處 理對應(yīng) 一 第 一 網(wǎng)絡(luò)層的數(shù)據(jù)以產(chǎn)生 一第 一平行數(shù)據(jù)；將該第 一平行數(shù)據(jù)序列 化，以產(chǎn)生一序列數(shù)據(jù)；藉由一傳輸接口以傳輸該序列數(shù)據(jù)；接收該序列數(shù) 據(jù)，并將該序列數(shù)據(jù)平行化以產(chǎn)生一第二平行數(shù)據(jù)；以及處理該第二平行數(shù) 據(jù)以輸出對應(yīng)一第二網(wǎng)絡(luò)層的數(shù)據(jù)；其中該第一網(wǎng)絡(luò)層與該第二網(wǎng)絡(luò)層對應(yīng) 至相同層級的網(wǎng)絡(luò)層。
圖1為本發(fā)明通信裝置的一實(shí)施例的示意圖。
圖2為圖l所示的第一平行數(shù)據(jù)、第二平行數(shù)據(jù)、第一編碼后平行數(shù)據(jù)、第二編碼后平行數(shù)據(jù)、合并后平行數(shù)據(jù)以及序列數(shù)據(jù)的傳送時(shí)序圖。 圖3為串化器的一實(shí)施例的示意圖。 圖4為本發(fā)明通信方法的一實(shí)施例的流程圖。
主要組件符號說明
100通信裝置
101a、 101b第一媒體存取控制電路
102a、 102b第二媒體存取控制電路
103a、 103b串化器
104a、 104b解串化器
105a、 105b編碼電路
106a、 106b解碼電路
107a、 107b合并單元
108a、 108b解合并單元
302電流單元
304晶體管單元
306負(fù)載單元
具體實(shí)施例方式
請參考圖1，圖1所示是為本發(fā)明通信裝置100的一實(shí)施例的示意圖。 通信裝置100包含有一第一網(wǎng)絡(luò)端120與一第二網(wǎng)絡(luò)端140,本實(shí)施例中， 第一網(wǎng)絡(luò)端120包含有一第一處理電路(亦即第一媒體存取控制(Media Access Control, MAC)電路101a)、 一第一處理電路(亦即第二媒體存取控制電 路102a)、 一平行轉(zhuǎn)序列單元(亦即串化器(serializer) 103a)、 一序列轉(zhuǎn)平行 單元(亦即解串化器(De-serializer)104a)、 一編碼電路105a、 一解碼電路106a、 一合并單元107a以及一解合并單元108a;另一方面，第二網(wǎng)絡(luò)端140包含有 一第一媒體存取控制電路101b、 一第二媒體存取控制電路102b、 一串化器 103b、 一解串化器104b、 一編碼電路105b、 一解碼電路106b、 一合并單元 107b以及一解合并單元108b。
于第一網(wǎng)絡(luò)端120中，第一媒體存取控制電路lOla用來處理對應(yīng)一第一網(wǎng)絡(luò)層(在此實(shí)施例中，第一網(wǎng)絡(luò)層為MAC層)的數(shù)據(jù)DATA,a以產(chǎn)生一第
一平行數(shù)據(jù)Sp,a以及用來依據(jù)一第一解碼后平行數(shù)據(jù)Sdh處理對應(yīng)該第一網(wǎng)
絡(luò)層的數(shù)據(jù)DATAla;第二媒體存取控制電路102a用來依據(jù)一第二解碼后平 行數(shù)據(jù)Sd2a處理對應(yīng)該該第 一 網(wǎng)絡(luò)層的數(shù)據(jù)DATA2a以及用來處理對應(yīng)該第一 網(wǎng)絡(luò)層的數(shù)據(jù)DATA2a以產(chǎn)生一第二平行數(shù)據(jù)Sp2a;串化器103a用來依據(jù)第 一媒體存取控制電路101a與第二媒體存取控制電路102a所輸出的第一平行 數(shù)據(jù)Sph及第二平行數(shù)據(jù)Sp2。轉(zhuǎn)換為一序列數(shù)據(jù)D。utl;接著，序列數(shù)據(jù)D。utl 通過一接口，該接口可以為一光纖網(wǎng)絡(luò)、以太網(wǎng)絡(luò)或是芯片中的金屬導(dǎo)線... 等，將數(shù)據(jù)傳送至第二網(wǎng)絡(luò)端140;解串化器104a用來將串化器103b所輸出 的一序列數(shù)據(jù)D。ut2轉(zhuǎn)換為一第三平行數(shù)據(jù)Sp3a;編碼電路105a用來編碼第一
平行數(shù)據(jù)Sph及第二平行數(shù)據(jù)Sp2a以分別產(chǎn)生一第一編碼后平行數(shù)據(jù)Seia及一
第二編碼后平行數(shù)據(jù)Se2a,依據(jù)一實(shí)施例，編碼電路105a可為一擾頻編碼 (Scramble)電路，對所接收到的平行數(shù)據(jù)進(jìn)行擾頻編碼，接著，串化器103a
依據(jù)第一編碼后平行數(shù)據(jù)S^及第二編碼后平行數(shù)據(jù)Se2a產(chǎn)生為序列數(shù)據(jù)
D。utl;解碼電路106a用來依據(jù)第三平行數(shù)據(jù)Sp3a分別產(chǎn)生第一解碼后平行數(shù) 據(jù)Sd,a及第二解碼后平行數(shù)據(jù)Sd2a,依據(jù)一實(shí)施例，解碼電路106a可為一擾 頻解碼(De-scramble)電路，對所接收到的平行數(shù)據(jù)進(jìn)行擾頻編碼，接著，合 并單元107a用來合并編碼電路105a所輸出的第一編碼后平行數(shù)據(jù)S由及第 二編碼后平行數(shù)據(jù)Se2a以產(chǎn)生一合并后平行數(shù)據(jù)Sma，其中串化器103a將合 并后平行數(shù)據(jù)Sm轉(zhuǎn)換為序列數(shù)據(jù)D。utl;解合并單元108a用來分解第三平行 數(shù)據(jù)Sp3a以產(chǎn)生一第一分解后平行數(shù)據(jù)S小與一第二分解后平行數(shù)據(jù)Ss2a，其 中解碼電路106a分別解碼第一、第二分解后平行數(shù)據(jù)Ssla、 S^以分別產(chǎn)生第 一解碼后平行數(shù)據(jù)Sdh與第二解碼后平行數(shù)據(jù)Sd2a。
此外，于第二網(wǎng)絡(luò)端140中，第一媒體存取控制電路lOlb用來處理對應(yīng) 一第二網(wǎng)絡(luò)層(在此實(shí)施例中，第二網(wǎng)絡(luò)層為MAC層)的數(shù)據(jù)DATAb以產(chǎn) 生一第一平行數(shù)據(jù)Sp化以及用來依據(jù)一第一解碼后平行數(shù)據(jù)S肌處理對應(yīng)該 第二網(wǎng)絡(luò)層的數(shù)據(jù)DATAlb;第二媒體存取控制電路102b用來依據(jù)一第二解 碼后平行數(shù)據(jù)Sd2b處理對應(yīng)該該第二網(wǎng)絡(luò)層的數(shù)據(jù)DATA2a以及用來處理對應(yīng) 該第二網(wǎng)絡(luò)層的數(shù)據(jù)DATA2a以產(chǎn)生一第二平行數(shù)據(jù)Sp2b;串化器103b用來 依據(jù)第一媒體存取控制電路101b與第二媒體存取控制電路102b所輸出的第 一平行數(shù)據(jù)Sp化及第二平行數(shù)據(jù)Sp2b產(chǎn)生序列數(shù)據(jù)D。ut2;解串化器104b用來將串化器103a所輸出的一序列數(shù)據(jù)D。^轉(zhuǎn)換為一第三平行數(shù)據(jù)Sp3b;編碼電 路105b用來編碼第一平行數(shù)據(jù)Sp,b及第二平行數(shù)據(jù)Sp2b以分別產(chǎn)生一第一編 碼后平行數(shù)據(jù)S^b及一第二編碼后平行數(shù)據(jù)Se2b,其中串化器103b依據(jù)第一
編碼后平行數(shù)據(jù)Se化及第二編碼后平行數(shù)據(jù)Se2b產(chǎn)生為序列數(shù)據(jù)D。ut2;解碼
電路106b用來依據(jù)第三平行數(shù)據(jù)Sp3b分別產(chǎn)生第一解碼后平行數(shù)據(jù)Scub及第 二解碼后平行數(shù)據(jù)Sd2b;合并單元107b用來合并編碼電路105b所輸出的第
一編碼后平行數(shù)據(jù)Se,b及第二編碼后平行數(shù)據(jù)Se2b以產(chǎn)生一合并后平行數(shù)據(jù)
Smb,其中串化器103b將合并后平行數(shù)據(jù)Smb轉(zhuǎn)換為序列數(shù)據(jù)D。ut2;解合并 單元108b用來分解第三平行數(shù)據(jù)Sp3b以產(chǎn)生一第一分解后平行數(shù)據(jù)S^b與一 第二分解后平行數(shù)據(jù)Ss2b,其中解碼電路106b分別解碼第一、第二分解后平
行數(shù)據(jù)Sslb、 Ss2b以分別產(chǎn)生第一解碼后平行數(shù)據(jù)Sd,b與第二解碼后平行數(shù)據(jù) Sd2b。
當(dāng)?shù)谝痪W(wǎng)絡(luò)端120的媒體存取控制電路101a和102a要對第二網(wǎng)絡(luò)端140 的媒體存取控制電路101b和102b傳送第一 Sph以及第二平行數(shù)據(jù)Sp2a時(shí)， 在本實(shí)施例中，第一平行數(shù)據(jù)Sph以及第二平行數(shù)據(jù)S一的輸出形式均為10 個(gè)并行的輸出數(shù)據(jù)，每一個(gè)輸出數(shù)據(jù)的比特率是125兆比特/秒，即每一筆數(shù) 據(jù)的周期為8ns,而且第一平行數(shù)據(jù)Sp,a會與一頻率CLK,(125MHz)同步，如 圖2所示，圖2是圖1所示的通信裝置100中平行數(shù)據(jù)Spla、 Sp2a,編碼后平
行數(shù)據(jù)S由、Se2a以及合并后平行數(shù)據(jù)Sma的傳送時(shí)序圖。當(dāng)平行數(shù)據(jù)Spla 、
Sp^輸入至編碼電路105a后，編碼電路105a會編碼出編碼后平行數(shù)據(jù)Sel、 Se2a,其輸出形式亦為IO個(gè)并行的輸出數(shù)據(jù)，每一個(gè)輸出數(shù)據(jù)的比特率是125 兆比特/秒，且平行數(shù)據(jù)Spla、 Se2a會與一頻率CLK2(125MHz)同步(如圖2所 示)。在本發(fā)明中，編碼電路105a是用來對平行數(shù)據(jù)Spla、 Sp2a提供其傳輸所 必需的信息，例如，進(jìn)行加密的動(dòng)作、進(jìn)行數(shù)據(jù)擾動(dòng)(scrambling)來編碼出 可容忍的數(shù)據(jù)亂度以防止直流平?jīng)_(DC Balance)的現(xiàn)象、提供控制信息以改善
數(shù)據(jù)在另一端被正確接收的能力等等。接著，編碼后平行數(shù)據(jù)Seh、 S^會同
時(shí)輸入合并單元107a以合并產(chǎn)生一合并后平行數(shù)據(jù)Sma,而合并后平行數(shù)據(jù)
S咖的輸出形式是以IO個(gè)并行的數(shù)據(jù)被輸出，因此合并后平行數(shù)據(jù)Sma包含
了媒體存取控制電路101a和102a所輸出的信息?？梢缘弥喜⒑笃叫袛?shù)
據(jù)Sma的每一個(gè)輸出數(shù)據(jù)的比特率是250兆比特/秒，即每一筆數(shù)據(jù)的周期為
4ns,而且合并后平行數(shù)據(jù)S咖會與一頻率CLK3(250MHz)同步(如圖2所示)。接著，合并后平行數(shù)據(jù)Sma會輸入串化器103a以便將合并后平行數(shù)據(jù)Sma串
化成一高頻的序列資料D。uu。因此，輸出的序列數(shù)據(jù)D。uu的比特率是25億 比特/秒，即每一筆數(shù)據(jù)的周期為0.4ns。
請參閱第三圖，第三圖為串化器103a的一實(shí)施例，該串化器103a包含 電流單元302、晶體管單元304及負(fù)載單元306,其中負(fù)載單元可由電阻R所 實(shí)施。如圖所示，當(dāng)串化器103a藉由晶體管單元304接收由合并單元107a
所輸出的平行數(shù)據(jù)Sma后，平行數(shù)據(jù)Sma將決定晶體管b0 b09的導(dǎo)通與否，
使得電流單元中的電流會通過被導(dǎo)通的晶體管流經(jīng)至電阻R上，并產(chǎn)生一相
對應(yīng)于平行數(shù)據(jù)Sma的輸出電壓V0Ut,此輸出電壓V0Ut即代表序列數(shù)據(jù)D。utl ,
接著，再通過一傳輸接口將此序列數(shù)據(jù)D。ut,的信號傳送至第二網(wǎng)絡(luò)端140。 請注意，在本發(fā)明的實(shí)施例通信裝置100中的第一網(wǎng)絡(luò)端140亦包含有一同 步控制器(未顯示)耦接于該解串化器104b，用來產(chǎn)生一頻率控制信號至該解 串化器騰以同步該解串化器104b所接收到的序列數(shù)據(jù)D。utl的信號。
本發(fā)明的第一網(wǎng)絡(luò)端120及第二網(wǎng)絡(luò)端140并不局限于上述MAC層的 應(yīng)用，亦可以是PHY層或者是MAC層與PHY層的任意組合，換句話說， 第一媒體存取控制電路101a、 101b和第二媒體存取控制電路102a、 102b便 依據(jù)通信裝置100的組態(tài)而以物理鏈接電路來加以取代，舉例來說，于本發(fā) 明另一實(shí)施例中，第一媒體存取控制電路101a、 102b和第二媒體存取控制電 路102a、 102b均以物理鏈接電路來取代以處理兩PHY層之間的數(shù)據(jù)傳送； 于本發(fā)明另一實(shí)施例中，第一媒體存取控制電路101a與第二媒體存取控制電 路102a均以物理鏈接電路來取代，此時(shí)，通信裝置IOO便處理PHY層與MAC 層之間的數(shù)據(jù)傳送。不僅如此，本發(fā)明的第一網(wǎng)絡(luò)端120及第二網(wǎng)絡(luò)端140 可操作于不同頻率之下，例如，第一網(wǎng)絡(luò)端120操作于100 Mhz,而第二網(wǎng) 絡(luò)端140操作于lOOOMHz，再通過串化器將數(shù)據(jù)利用序列的方式于一傳輸接 口上進(jìn)行傳送。
另一方面，當(dāng)?shù)谝痪W(wǎng)絡(luò)端120及第二網(wǎng)絡(luò)端140被設(shè)置于不同的芯片上
時(shí)，序列資料D。uu、 D。ut2可以通過光纖網(wǎng)絡(luò)來進(jìn)行長距離傳輸，例如，將圖 1所示的實(shí)施例中的序列數(shù)據(jù)D。ut,、D。ut2t通過光纖網(wǎng)絡(luò)在串化器103a以及解 串化器104b、串化器103b以及解串化器104a之間傳送。不僅如此，當(dāng)本發(fā) 明的第一網(wǎng)絡(luò)端120及第二網(wǎng)絡(luò)端140是應(yīng)用于PHY層時(shí)，其網(wǎng)絡(luò)層的數(shù)據(jù) DATAla、 DATA2a、 DATAlb、 DATA2b可通過光纖網(wǎng)絡(luò)或雙絞線(Twisted-pair cable)來傳送，因此，本發(fā)明的另一實(shí)施例為將圖1所示的實(shí)施例的第一網(wǎng)絡(luò)端120
及第二網(wǎng)絡(luò)端140應(yīng)用于PHY層，且網(wǎng)絡(luò)層的數(shù)據(jù)DATAla、 DATA2a、 DATAlb、 DATA2b以雙絞線來傳送；本發(fā)明的另一實(shí)施例為將圖l所示的實(shí)施例的第一 網(wǎng)絡(luò)端120及第二網(wǎng)絡(luò)端140應(yīng)用于以PHY層，網(wǎng)絡(luò)層的數(shù)據(jù)DATAla、 DATA2a、 DATAlb、 DATA2b以雙絞線來傳送，但序列數(shù)據(jù)D。utl、 D。必t則通過 光纖網(wǎng)絡(luò)來傳輸；本發(fā)明的另一實(shí)施例為將圖1所示的實(shí)施例的第一網(wǎng)絡(luò)端 120及第二網(wǎng)絡(luò)端140應(yīng)用于PHY層，且網(wǎng)絡(luò)層的數(shù)據(jù)DATAla、 DATA2a、 DATAlb、 DATA2b以光纖網(wǎng)絡(luò)來傳送，但序列數(shù)據(jù)D。utl、 0。曲則通過光纖網(wǎng) 絡(luò)來傳輸；本發(fā)明的另一實(shí)施例為將圖1所示的實(shí)施例的第一網(wǎng)絡(luò)端120及 第二網(wǎng)絡(luò)端140應(yīng)用于PHY層，且網(wǎng)絡(luò)層的數(shù)據(jù)DATA,a、 DATA2a、 DATAlb、 DATA2b以光纖網(wǎng)絡(luò)來傳送。另外，當(dāng)?shù)谝痪W(wǎng)絡(luò)端120及第二網(wǎng)絡(luò)端140被設(shè)
置于相同的芯片上時(shí)，序列數(shù)據(jù)D。ut,、 D。ut2則可以通過芯片中金屬線來進(jìn)行
傳輸。請注意，本領(lǐng)域技術(shù)人員經(jīng)由上述教導(dǎo)所推導(dǎo)出的任何可行變化均屬 本發(fā)明的范疇。
請參考圖4，圖4所示是本發(fā)明通信方法的一實(shí)施例的流程圖。該通信 方法以圖1所示的通信裝置IOO來加以實(shí)施，其運(yùn)作簡單歸納如下
步驟402:傳送第一平行數(shù)據(jù)Sp,a以及第二平行資料Sp2a;
步驟404:編碼第一平行數(shù)據(jù)S一以及第二平行數(shù)據(jù)Sp2a以產(chǎn)生第一編碼 后平行數(shù)據(jù)S^和第二編碼后平行數(shù)據(jù)Se2a;
步驟406:合并第一編碼后平行數(shù)據(jù)Se,a和第二編碼后平行數(shù)據(jù)S^以產(chǎn)
生合并后平行數(shù)據(jù)Sma;
步驟408:串化合并后平行數(shù)據(jù)S,以產(chǎn)生序列數(shù)據(jù)D。ut,進(jìn)行傳送；
步驟410:接收并解串化數(shù)據(jù)D。utl以產(chǎn)生第三平行數(shù)據(jù)Sp3b;
步驟412:解合并第三平行數(shù)據(jù)Sp3b以產(chǎn)生第一分解后平行數(shù)據(jù)Ss化與一 第二分解后平行數(shù)據(jù)Ss2b;以及
步驟414:解碼第一分解后平行數(shù)據(jù)Sslb與一第二分解后平行數(shù)據(jù)Ss2b 以產(chǎn)生第一解碼后平行數(shù)據(jù)Scub及第二解碼后平行數(shù)據(jù)Sd2b。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請專利范圍所做的均 等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1. 一種通信裝置，包含一第一處理電路，用來處理對應(yīng)一第一網(wǎng)絡(luò)層的數(shù)據(jù)以產(chǎn)生一第一平行數(shù)據(jù)；一平行轉(zhuǎn)序列單元，耦接于該第一處理電路，用來依據(jù)該第一處理電路所輸出的該第一平行數(shù)據(jù)產(chǎn)生一序列數(shù)據(jù)；一傳輸接口，耦接于該平行轉(zhuǎn)序列單元，用來對該平行轉(zhuǎn)序列單元所輸出的序列數(shù)據(jù)進(jìn)行傳輸；一序列轉(zhuǎn)平行單元，耦接于該傳輸接口，用來將該傳輸接口所傳輸?shù)脑撔蛄袛?shù)據(jù)轉(zhuǎn)換為一第二平行數(shù)據(jù)；以及一第二處理電路，用來處理該第二平行數(shù)據(jù)以輸出對應(yīng)一第二網(wǎng)絡(luò)層的數(shù)據(jù)；其中，該傳輸接口的傳輸頻率與該第一、該第二處理電路的操作頻率不相同。
2. 如申請專利范圍第l項(xiàng)所述的通信裝置，其中該第一網(wǎng)絡(luò)層與該第二 網(wǎng)絡(luò)層對應(yīng)至相同層級的網(wǎng)絡(luò)層。
3. 如申請專利范圍第l項(xiàng)所述的通信裝置，其中該第一網(wǎng)絡(luò)層為媒體存 取控制層(MAC layer)與物理鏈接層(PHYlayer)中之一，以及該第二網(wǎng)絡(luò)層為 媒體存取控制層與物理鏈接層中之一 。
4. 如申請專利范圍第l項(xiàng)所述的通信裝置，更包含一編碼電路，用來對該第一網(wǎng)絡(luò)層的數(shù)據(jù)進(jìn)行編碼，以產(chǎn)生該第一平行 數(shù)據(jù)；以及一解碼電路，用來對該第二平行數(shù)據(jù)進(jìn)行解碼，以產(chǎn)生該第二網(wǎng)絡(luò)層的數(shù)據(jù)。
5. 如申請專利范圍第4項(xiàng)所述的通信裝置，其中該編碼電路對該第一網(wǎng) 絡(luò)層的數(shù)據(jù)進(jìn)行擾頻編碼(Scramble)，該解碼電路對該第二平行數(shù)據(jù)進(jìn)^"擾 頻解碼(De-Scramble)。
6. 如申請專利范圍第1項(xiàng)所述的通信裝置，其中該平行轉(zhuǎn)序列單元包含 一負(fù)載；以及復(fù)數(shù)個(gè)并聯(lián)晶體管，耦接至該負(fù)載并接收該第一平行數(shù)據(jù)，用來將第一平行數(shù)據(jù)轉(zhuǎn)換出該序列數(shù)據(jù)至該負(fù)載上。
7. 如申請專利范圍第l項(xiàng)所述的通信裝置，另包含一同步控制器，耦接至該序列轉(zhuǎn)平行單元，用來產(chǎn)生一頻率控制信號至 該序列轉(zhuǎn)平行單元以同步該種通信裝置的數(shù)據(jù)傳輸。
8. 如申請專利范圍第l項(xiàng)所述的通信裝置，其中該傳輸接口為一光纖網(wǎng)絡(luò)或一以太網(wǎng)絡(luò)。
9. 一種通信方法，包含處理對應(yīng) 一 第 一 網(wǎng)絡(luò)層的數(shù)據(jù)以產(chǎn)生 一 第 一 平行數(shù)據(jù)； 將該第一平行數(shù)據(jù)序列化，以產(chǎn)生一序列數(shù)據(jù)； 藉由一傳輸接口以傳輸該序列數(shù)據(jù)；接收該序列數(shù)據(jù)，并將該序列數(shù)據(jù)平行化以產(chǎn)生 一 第二平行數(shù)據(jù)；以及處理該第二平行資料以輸出對應(yīng) 一第二網(wǎng)絡(luò)層的數(shù)據(jù)； 其中，傳輸該序列數(shù)據(jù)的傳輸頻率與處理該第一網(wǎng)絡(luò)層數(shù)據(jù)、該第二平 行數(shù)據(jù)的操作頻率不相同。
10. 如申請專利范圍第9項(xiàng)所述的通信方法，其中該第一網(wǎng)絡(luò)層與該第 二網(wǎng)絡(luò)層對應(yīng)至相同層級的網(wǎng)絡(luò)層。
11. 如申請專利范圍第9項(xiàng)所述的通信方法，其中該第一網(wǎng)絡(luò)層為媒體 存取控制層(MAC layer)與物理鏈接層(PHYlayer)中之一，以及該第二網(wǎng)絡(luò)層 為媒體存取控制層與物理鏈接層中之一 。
12. 如申請專利范圍第9項(xiàng)所述的通信方法，更包含 對該第一網(wǎng)絡(luò)層的數(shù)據(jù)進(jìn)行編碼，以產(chǎn)生該第一平行數(shù)據(jù)；以及 對該第二平行智:據(jù)進(jìn)行解碼，以產(chǎn)生該第二網(wǎng)絡(luò)層的蕃:據(jù)。
13. 如申請專利范圍第12項(xiàng)所述的通信方法，其中對該第一網(wǎng)絡(luò)層的數(shù) 據(jù)進(jìn)行擾頻編碼 (Scramble)，對該第二平行數(shù)據(jù)進(jìn)行擾頻解碼 (De-Scramble)。
14. 如申請專利范圍第9項(xiàng)所述的通信方法，其中該序列化的步驟藉由 復(fù)數(shù)個(gè)并聯(lián)晶體管，將第 一平行數(shù)據(jù)轉(zhuǎn)換出該序列數(shù)據(jù)至一 負(fù)載上所實(shí)現(xiàn)。
15. 如申請專利范圍第9項(xiàng)所述的通信方法，更包含 產(chǎn)生一頻率控制信號，以同步該種通信方法的數(shù)據(jù)傳輸。
16. 如申請專利范圍第9項(xiàng)所述的通信方法，其中該傳輸接口為一光纖網(wǎng)絡(luò)或一以太網(wǎng)絡(luò)。
全文摘要
本發(fā)明提供一種通信裝置，包含有一第一處理電路，用來處理對應(yīng)一第一網(wǎng)絡(luò)層的數(shù)據(jù)以產(chǎn)生一第一平行數(shù)據(jù)；一平行轉(zhuǎn)序列單元，耦接于該第一處理電路，用來依據(jù)該第一處理電路所輸出的該第一平行數(shù)據(jù)產(chǎn)生一序列數(shù)據(jù)；一傳輸接口，耦接于該平行轉(zhuǎn)序列單元，用來對該平行轉(zhuǎn)序列單元所輸出的序列數(shù)據(jù)進(jìn)行傳輸；一序列轉(zhuǎn)平行單元，用來將該傳輸接口所傳輸?shù)脑撔蛄袛?shù)據(jù)轉(zhuǎn)換為一第二平行數(shù)據(jù)；以及一第二處理電路，用來處理該第二平行數(shù)據(jù)以輸出對應(yīng)一第二網(wǎng)絡(luò)層的數(shù)據(jù)；其中該第一網(wǎng)絡(luò)層與該第二網(wǎng)絡(luò)層對應(yīng)至相同層級的網(wǎng)絡(luò)層。
文檔編號H04L12/02GK101471790SQ20071030545
公開日2009年7月1日 申請日期2007年12月28日 優(yōu)先權(quán)日2007年12月28日
發(fā)明者馮榮佑, 劉博偉, 黃禎治 申請人:瑞昱半導(dǎo)體股份有限公司