專利名稱：信號轉(zhuǎn)換器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種信號轉(zhuǎn)換器電路。
背景技術(shù)：
通常，計算機系統(tǒng)包括許多集成電路，它們彼此互相通信以執(zhí)行系統(tǒng)應(yīng)用程序。計算機系統(tǒng)經(jīng)常包括一個或多個主控制器和一個或多個電子子系統(tǒng)組件，例如雙列直插式存儲器模塊(DIMM)、圖形卡、音頻卡、傳真卡及調(diào)制解調(diào)器卡。為了執(zhí)行系統(tǒng)功能，主控制器和子系統(tǒng)組件通過通信鏈路通信，例如串行通信鏈路。串行通信鏈路包括執(zhí)行完全緩沖式DIMM(FB-DIMM)的高級存儲器緩沖器(AMB)標(biāo)準(zhǔn)、外設(shè)部件互連快速(PCIe)標(biāo)準(zhǔn)的鏈路，或任何其它適當(dāng)?shù)拇型ㄐ沛溌废到y(tǒng)。
AMB芯片是FB-DIMM中的關(guān)鍵器件。AMB具有兩個串行鏈路，一個用于上行數(shù)據(jù)流通信業(yè)務(wù)，另一個用于下行數(shù)據(jù)流通信業(yè)務(wù)，以及連到板上存儲器的總線，例如在FB-DIMM中的動態(tài)隨機存取存儲器(DRAM)。從主控制器通過下行數(shù)據(jù)流串行鏈路(南向(southbound))發(fā)送的串行數(shù)據(jù)被暫時緩沖，隨后能被發(fā)送到FB-DIMM中的存儲器。串行數(shù)據(jù)包括地址、數(shù)據(jù)和給存儲器的命令信息，其在AMB中被轉(zhuǎn)換并發(fā)送到存儲器總線。AMB按照主控制器的指示從存儲器寫入和讀出數(shù)據(jù)。讀取的數(shù)據(jù)被轉(zhuǎn)換為串行數(shù)據(jù)，并通過上行數(shù)據(jù)流串行鏈路(北向(northbound))發(fā)送回主控制器。
AMB還作為在相同通道的FB-DIMM之間的轉(zhuǎn)發(fā)器來運行。AMB將從連接到主控制器或上AMB的主南向鏈路而來的信息，通過次南向鏈路傳遞到在下一個FB-DIM 中的下AMB。AMB從次北向鏈路接收在下FB-DIMM中的信息，并且在將該信息與其自身的信息合并后，將它通過主北向鏈路發(fā)送到上AMB或主控制器。這在FB-DIMM之間構(gòu)成了菊花鏈(daisy chain)。FB-DIMM通道結(jié)構(gòu)的關(guān)鍵屬性是在主控制器與通道上的FB-DIMM之間的高速、串行、點到點連接。AMB標(biāo)準(zhǔn)是基于串行差分信號傳輸?shù)摹?br> PCIe也是高速、串行鏈路，其通過差分信號對傳輸數(shù)據(jù)。PCIe鏈路構(gòu)建在稱為“巷道(lane)”的雙向、串行、點到點連接的周圍。在所述電平下，每個巷道使用兩個單向低壓差分信號傳輸對，發(fā)射對和接收對，用于每一巷道的總共四個數(shù)據(jù)線。在任意兩個PCIe器件之間的連接被稱為鏈路，并由一個或多個巷道的集合來構(gòu)建。所有PCIe器件最低限度支持單巷道(x1)鏈路。器件可選地支持由x2、x4、x8、x12、x16、x32或更多巷道構(gòu)成的更寬的鏈路。
高速通信鏈路，例如AMB和PCIe鏈路，經(jīng)常使用低擺動電流型邏輯(CML)信號來傳輸數(shù)據(jù)。由于處理的信號通常是通過高擺動、軌至軌(rail-to-rail)互補金屬氧化物半導(dǎo)體(CMOS)電路來實現(xiàn)，因此CML信號通過信號轉(zhuǎn)換器電路轉(zhuǎn)換為CMOS邏輯電平信號，以處理接收的數(shù)據(jù)。在高速情況下，信號轉(zhuǎn)換器電路會經(jīng)受脈沖寬度和占空比失真，這會導(dǎo)致在器件之間的不可靠地通信。此外，脈沖寬度和占空比失真經(jīng)常隨處理、電壓和/或溫度參數(shù)的變化而增大，這導(dǎo)致了在器件之間通信不可靠地更大可能性。
由于這些和其它原因，需要本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的一個方面提供了信號轉(zhuǎn)換器電路，其包括輸入電路和輸出電路。該輸入電路被配置用于接收電流型邏輯信號，并基于電流型邏輯信號提供差分輸入信號。該輸出電路被配置用于接收差分輸入信號，并基于差分輸入信號提供軌至軌輸出信號。該輸出電路被配置用于響應(yīng)于在各個差分輸入信號中的共同邊緣類型來切換軌至軌輸出信號。


附圖被包括用以提供對本發(fā)明的進一步的理解并且被并入和構(gòu)成該說明書的一部分。這些圖示出本發(fā)明的實施例并且與描述一起用來解釋本發(fā)明的原理。將容易領(lǐng)會本發(fā)明的其它實施例和本發(fā)明的多個預(yù)期的優(yōu)點，因為參考以下詳細描述它們將變得更好理解。這些圖的元件不一定相對于彼此按比例繪制。相似的參考數(shù)字表示相應(yīng)的相似部分。
圖1是示出根據(jù)本發(fā)明的計算機系統(tǒng)的一個實施例的示意圖。
圖2是示出信號轉(zhuǎn)換器電路的一個實施例的圖。
圖3是示出轉(zhuǎn)換器輸入電路的一個實施例的圖。
圖4是示出轉(zhuǎn)換器輸出電路的一個實施例的圖。
圖5是示出信號轉(zhuǎn)換器電路的一個實施例的運行的時序圖。
圖6是示出相對于電源的正/負柵極驅(qū)動信號和正/負軌至軌CMOS信號的占空比的圖。
圖7是信號轉(zhuǎn)換器電路的一個實施例中，用于軌至軌輸出信號的占空比的工藝、電壓和溫度轉(zhuǎn)角(corner)分析表。
圖8是示出蒙特卡羅(Monte Carlo)分析結(jié)果的圖，其表示信號轉(zhuǎn)換器電路的一個實施例中的不匹配的影響。
具體實施例方式
在以下詳細描述中，參考附圖，其形成該描述的一部分，并且其中借助所示的可以實施該存儲器件和方法的具體實施例來說明。在這點上，參考所描述的圖的方向使用方向術(shù)語，例如“頂部”、“底部”、“前”、“后”、“超前”、“拖尾”等。由于所描述的存儲器件的實施例的部件可以沿多種不同的方向設(shè)置，所以方向術(shù)語用于說明的目的并且決不是限制。要理解的是，可以利用其他的實施例并且在不脫離本發(fā)明的范圍的情況下可以進行結(jié)構(gòu)或邏輯改變。因此，以下的詳細描述不是以限制的意義來進行的，并且本發(fā)明的范圍由所附權(quán)利要求限定。
圖1是示出根據(jù)本發(fā)明的計算機系統(tǒng)20的一個實施例的圖。計算機系統(tǒng)20包括主控制器22和子系統(tǒng)組件24。主控制器22通過通信鏈路26電耦接到子系統(tǒng)組件24。主控制器22通過通信鏈路26控制子系統(tǒng)組件24來提供系統(tǒng)功能。在一個實施例中，主控制器22是存儲器控制器。。在一個實施例中，子系統(tǒng)組件24是FB-DIMM，并且主控制器22控制該FB-DIMM來提供系統(tǒng)存儲器功能。在其它實施例中，子系統(tǒng)組件24是任何適當(dāng)?shù)淖酉到y(tǒng)組件，例如圖形卡、音頻卡、傳真卡或調(diào)制解調(diào)器卡，并且主控制器22控制子系統(tǒng)組件24來提供相應(yīng)的系統(tǒng)功能。
子系統(tǒng)組件24包括信號轉(zhuǎn)換器電路28，其接收CML信號，并將CML信號轉(zhuǎn)換為軌至軌輸出信號。軌至軌輸出信號在此稱為CMOS輸出信號，包括基本上為VSS的低邏輯電平和基本上為VDD的高邏輯電平。信號轉(zhuǎn)換器電路28向子系統(tǒng)組件24中的CMOS電路提供CMOS輸出信號，以處理收到的數(shù)據(jù)。
在一個實施例中，信號轉(zhuǎn)換器電路28從CML信號采樣器接收CML信號，在此子系統(tǒng)組件24通過通信鏈路26從主控制器22接收CML信號。前置放大器和CML信號采樣器位于通信鏈路26和在子系統(tǒng)組件24中的信號轉(zhuǎn)換器電路28之間。CML信號采樣器接收并采樣CML信號，并且信號轉(zhuǎn)換器電路28從CML信號采樣器接收CML信號。
在一個實施例中，信號轉(zhuǎn)換器電路28從子系統(tǒng)組件24中的電路接收CML信號，例如CML時鐘信號。在其它實施例中，信號轉(zhuǎn)換器電路28從任何適當(dāng)?shù)腃ML信號源接收CML信號。
信號轉(zhuǎn)換器電路28提供差分輸入信號，其與CML信號相對應(yīng)。信號轉(zhuǎn)換器電路28響應(yīng)于各個差分輸入信號中的共同邊緣類型，例如下降沿或上升沿，來切換CMOS輸出信號。響應(yīng)于差分輸入信號中的共同邊緣類型來切換CMOS輸出信號減小了CMOS輸出信號中的脈沖寬度和占空比失真。在一個實施例中，信號轉(zhuǎn)換器電路28響應(yīng)于其中一個差分輸入信號中的下降沿，將CMOS輸出信號切換到一個狀態(tài)，并且響應(yīng)于其中另一個差分輸入信號中的下降沿，將CMOS輸出信號切換到另一個狀態(tài)。
在一個實施例中，信號轉(zhuǎn)換器電路28接收CML信號，并提供與CML信號相對應(yīng)的差分輸入信號，在此信號轉(zhuǎn)換器電路28提供差分輸入信號中的共模電壓，其基本上等于CMOS反相器的閾值。在一個實施例中，信號轉(zhuǎn)換器電路28接收CML信號，并提供與CML信號相對應(yīng)的差分輸入信號，在此信號轉(zhuǎn)換器電路28提供在差分輸入信號中的差分電壓擺動，其大于CML差分電壓擺動。
通信鏈路26包括一個或多個差分信號對，其在主計算機22和子系統(tǒng)組件24之間傳輸數(shù)據(jù)。在一個實施例中，通信鏈路26包括一個差分信號對。在一個實施例中，通信鏈路26包括多個差分信號對，其通過通信鏈路26雙向傳輸數(shù)據(jù)。
在一個實施例中，子系統(tǒng)組件24是FB-DIMM，其是通過通信鏈路26與主控制器22以菊花鏈相連的多個FB-DIMM中的一個。每個以菊花鏈相連的FB-DIMM包括AMB，其提供FB-DIMM AMB串行通信鏈路。FB-DIMM AMB串行通信鏈路包括通信鏈路26的差分對中的CML信號。每個FB-DIMM包括一個或多個信號轉(zhuǎn)換器電路28，其接收CML信號，并將CML信號轉(zhuǎn)換為CMOS輸出信號。信號轉(zhuǎn)換器電路28向FB-DIMM子系統(tǒng)組件24中的CMOS電路提供CMOS輸出信號，以處理收到的數(shù)據(jù)。
在一個實施例中，主控制器22和子系統(tǒng)組件24提供在通信鏈路26中的PCIe串行通信鏈路。PCIe串行通信鏈路是AC耦接的接口，其包括在通信鏈路26的差分對中的CML信號。每個子系統(tǒng)組件24包括一個或多個信號轉(zhuǎn)換器電路28，其接收CML信號，并將CML信號轉(zhuǎn)換為CMOS輸出信號。信號轉(zhuǎn)換器電路28向子系統(tǒng)組件24中的CMOS電路提供CMOS輸出信號，以處理收到的數(shù)據(jù)。在其它實施例中，主控制器22和子系統(tǒng)組件24通過任何適當(dāng)?shù)耐ㄐ沛溌吠ㄐ拧?br> 圖2是示出信號轉(zhuǎn)換器電路28的一個實施例的圖，其通過輸入路徑38接收CML信號，并通過輸出路徑30提供CMOS輸出信號。信號轉(zhuǎn)換器電路28包括轉(zhuǎn)換器輸入電路32，其通過差分輸入信號路徑36電耦接到轉(zhuǎn)換器輸出電路34。
輸入電路32在38接收CML信號，并在36提供差分輸入信號PCMOS。在36的差分輸入信號PCMOS是偽CMOS邏輯電平信號，其與在38的CML信號相對應(yīng)。輸入電路32提供在36的差分輸入信號PCMOS的差分電壓擺動，其大于在38的CML信號的差分電壓擺動。輸入電路32還提供在36的差分輸入信號PCMOS的共模電壓，其基本上等于CMOS閾值。提供在36的差分輸入信號PCMOS以可靠地驅(qū)動輸出電路34中的CMOS電路。
輸出電路34在36接收差分輸入信號PCMOS，并在30提供CMOS輸出信號。響應(yīng)于在36的各個差分輸入信號PCMOS中的共同邊緣類型，例如下降沿型或上升沿型，輸出電路34切換在30的CMOS輸出信號。響應(yīng)于在36的差分輸入信號PCMOS中的共同邊緣類型來切換在30的CMOS輸出信號減小了在30的CMOS輸出信號中的脈沖寬度和占空比失真。
在一個實施例中，輸出電路34響應(yīng)于在36的其中一個差分輸入信號PCMOS中的下降沿，將在30的CMOS輸出信號切換到一個狀態(tài)，且輸出電路34響應(yīng)于其中另一個差分輸入信號PCMOS中的下降沿，將在30的CMOS輸出信號切換到另一個狀態(tài)。在一個實施例中，輸出電路34響應(yīng)于在36的其中一個差分輸入信號PCMOS中的上升沿，將在30的CMOS輸出信號切換到一個狀態(tài)，且輸出電路34響應(yīng)于在36的其中另一個差分輸入信號PCMOS中的上升沿，將在30的CMOS輸出信號切換到另一個狀態(tài)。
圖3是示出轉(zhuǎn)換器輸入電路32的一個實施例的圖，該轉(zhuǎn)換器輸入電路32在38接收差分CML信號，并通過差分輸入信號路徑36提供差分輸入信號。輸入電路32在38a接收正CML信號CMLP，以及在38b接收負CML信號CMLN。輸入電路32在36a提供正差分輸入信號PCMOSP，以及在36b提供負差分輸入信號PCMOSN。輸入電路32提供在36a的差分輸入信號PCMOSP和在36b的PCMOSN中的差分電壓擺動，其大于在38a的CML信號CMLP和在38b的CMLN中的差分電壓擺動。輸入電路32還提供在36a的差分輸入信號PCMOSP和在36b的PCMOSN中的共模電壓，其基本上等于CMOS閾值，例如CMOS反相器的閾值。提供在36a的差分輸入信號PCMOSP和在36b的PCMOSN，以可靠地驅(qū)動在輸出電路34中的CMOS電路。
輸入電路32包括共模電阻器100、第一負載電阻器102、第二負載電阻器104、輸入晶體管即負輸入晶體管106和正輸入晶體管108的差分對、和偏置晶體管110。負輸入晶體管106和正輸入晶體管108是n溝道金屬氧化物半導(dǎo)體(NMOS)晶體管。
共模電阻器100的一側(cè)在112電耦接到電源VDD。共模電阻器100的另一側(cè)通過導(dǎo)電路徑114電耦接到第一負載電阻器102的一側(cè)和第二負載電阻器104的一側(cè)。第一負載電阻器102的另一側(cè)通過正信號路徑116電耦接到負輸入晶體管106的漏-源路徑的一側(cè)。第二負載電阻器104的另一側(cè)通過負信號路徑118電耦接到正輸入晶體管108的漏-源路徑的一側(cè)。
負輸入晶體管106的漏-源路徑的另一側(cè)通過公共源極路徑120電耦接到正輸入晶體管108的漏-源路徑的另一側(cè)和偏置晶體管110的漏-源路徑的一側(cè)。偏置晶體管110的漏-源路徑的另一側(cè)在122電耦接到基準(zhǔn)(reference)，例如地。偏置晶體管110的柵極通過柵極路徑124電耦接到偏置電壓VBIAS，其導(dǎo)通偏置晶體管110，以便為電流ISS提供電流源。電耦接負輸入晶體管106的柵極以在38b接收負CML信號CMLN，并且電耦接正輸入晶體管108的柵極以在38a接收正CML信號CMLP。
在38a和38b的正CML信號和負CML信號是差分信號，在此在38a的正CML信號CMLP是高或低中的一個，并且在38b的負CML信號CMLN是高或低中的另一個。正輸入晶體管108在38a接收正CML信號CMLP，負輸入晶體管106在38b接收負CML信號CMLN。負和正輸入晶體管106和108引導(dǎo)電流ISS通過第一負載電阻器102或第二負載電阻器104之一。電流ISS從在112的電源VDD流經(jīng)共模電阻器100和第一負載電阻器102或第二負載電阻器104之一。在114的緩沖電壓VB小于或等于VDD減去ISS乘以共模電阻器100的值的量。此外，在114的緩沖電壓VB借助電流ISS的值和共模電阻器100的值被設(shè)定為足夠高的電壓電平，以將正和負輸入晶體管106和108保持在飽和區(qū)。
如果在38a的正CML信號CMLP是高，并且在38b的負CML信號CMLN是低，那么負輸入晶體管106被偏置截止，并且正輸入晶體管108被偏置導(dǎo)通，以引導(dǎo)電流ISS通過第二負載電阻器104。在114的緩沖電壓VB小于或等于VDD減去ISS乘以共模電阻器100的值的量。在118的負內(nèi)部電壓VIN小于或等于在114的緩沖電壓VB減去電流ISS乘以第二負載電阻器104的值的量。在116的正內(nèi)部電壓VIP基本上等于在114的緩沖電壓VB。
如果在38a的正CML信號CMLP是低，并且在38b的負CML信號CMLN是高，那么正輸入晶體管108被偏置截止，并且負輸入晶體管106被偏置導(dǎo)通，以引導(dǎo)電流ISS通過第一負載電阻器102。在114的緩沖電壓VB小于或等于VDD減去ISS乘以共模電阻器100的值的量。在116的正內(nèi)部電壓VIP小于或等于在114的緩沖電壓VB減去電流ISS乘以第一負載電阻器102的值的量。在118的負內(nèi)部電壓VIN基本上等于在114的緩沖電壓VB。
輸入電路32還包括在130所示的再生電路。再生電路130包括第一p溝道金屬氧化物半導(dǎo)體(PMOS)晶體管132、第二PMOS晶體管134、NMOS輸出晶體管即第一NMOS輸出晶體管136和第二NMOS輸出晶體管138的差分對、和偏置晶體管140。第一PMOS晶體管132的漏-源路徑的一側(cè)通過負信號路徑118電耦接到正輸入晶體管108的漏-源路徑的一側(cè)和第二NMOS輸出晶體管138的柵極。第二PMOS晶體管134的漏-源路徑的一側(cè)通過正信號路徑116電耦接到負輸入晶體管106的漏-源路徑的一側(cè)和第一NMOS輸出晶體管136的柵極。第一PMOS晶體管132的漏-源路徑的另一側(cè)通過負差分輸入信號路徑36b電耦接到第一NMOS輸出晶體管136的漏-源路徑的一側(cè)。第二PMOS晶體管134的漏-源路徑的另一側(cè)通過正差分輸入信號路徑36a電耦接到第二NMOS輸出晶體管138的漏-源路徑的一側(cè)。
第一NMOS輸出晶體管136的漏-源路徑的另一側(cè)通過公共源極路徑142電耦接到第二NMOS輸出晶體管138的漏-源路徑的另一側(cè)和偏置晶體管140的漏-源路徑的一側(cè)。偏置晶體管140的漏-源路徑的另一側(cè)在144電耦接到基準(zhǔn)，例如地。偏置晶體管140的柵極被電耦接以在112接收電源VDD，其導(dǎo)通偏置晶體管140以提供小電阻。第一PMOS晶體管132的柵極在146電耦接到基準(zhǔn)，例如地，以導(dǎo)通第一PMOS晶體管132。第二PMOS晶體管134的柵極在148電耦接到基準(zhǔn)，例如地，以導(dǎo)通第二PMOS晶體管134。
在116的正內(nèi)部電壓VIP和在118的負內(nèi)部電壓VIN是差分信號，在此在116的正內(nèi)部電壓VIP是高或低中的一個，以及在118的負內(nèi)部電壓VIN是高或低中的另一個。第二PMOS晶體管134的漏-源路徑和第一NMOS輸出晶體管136的柵極在116接收正內(nèi)部電壓VIP。第一PMOS晶體管132的漏-源路徑和第二NMOS輸出晶體管138的柵極在118接收負內(nèi)部電壓VIN。
如果在116的正內(nèi)部電壓VIP是高，并且在118的負內(nèi)部電壓VIN是低，那么第一NMOS輸出晶體管136被偏置導(dǎo)通，并且第二NMOS輸出晶體管138被偏置截止。第一NMOS輸出晶體管136將在36b的負差分輸入信號PCMOSN拉到低電壓電平。如果在118的負內(nèi)部電壓VIN處于低電壓電平，且在36b的負差分輸入信號PCMOSN處于低電壓電平，那么第一PMOS晶體管132的電阻變成極其高的電阻值，其將在36b的負差分輸入信號PCMOSN與在118的負內(nèi)部電壓VIN隔離。這禁止了在118的負內(nèi)部電壓VIN將正輸入晶體管108驅(qū)動到線性區(qū)中。在118的負內(nèi)部電壓VIN被箝位成大于或等于第一PMOS晶體管132的閾值電壓。在36a的正差分輸入信號PCMOSP通過第二PMOS晶體管134基本上被拉到在116的正內(nèi)部電壓VIP和在114的緩沖電壓VB。
如果在116的正內(nèi)部電壓VIP是低，并且在118的負內(nèi)部電壓VIN是高，那么第一NMOS輸出晶體管136被偏置截止，并且第二NMOS輸出晶體管138被偏置導(dǎo)通。第二NMOS輸出晶體管138將在36a的正差分輸入信號PCMOSP拉到低電壓電平。如果在116的正內(nèi)部電壓VIP處于低電壓電平，且在36a的正差分輸入信號PCMOSP處于低電壓電平，那么第二PMOS晶體管134的電阻變成極其高的電阻值，其將在36a的正差分輸入信號PCMOSP與在116的正內(nèi)部電壓VIP隔離。這禁止了在116的正內(nèi)部電壓VIP將負輸入晶體管106驅(qū)動到線性區(qū)中。在116的正內(nèi)部電壓VIP被箝位成大于或等于第二PMOS晶體管134的閾值電壓。在36b的負差分輸入信號PCMOSN通過第一PMOS晶體管132基本上被拉到在118的負內(nèi)部電壓VIN和在114的緩沖電壓VB。
將在36b的負差分輸入信號PCMOSN與在118的負內(nèi)部電壓VIN隔離允許在36b的負差分輸入信號PCMOSN達到低于在118的負內(nèi)部電壓VIN的電壓電平。此外，將在36a的正差分輸入信號PCMOSP與在116的正內(nèi)部電壓VIP隔離允許在36a的正差分輸入信號PCMOSP達到低于在116的正內(nèi)部電壓VIP的電壓電平。因此，在36a的正差分輸入信號PCMOSP和在36b的負差分輸入信號PCMOSN具有比在116的正內(nèi)部電壓VIP和在118的負內(nèi)部電壓VIN大的差分電壓擺動。
第一和第二NMOS輸出晶體管136和138及偏置晶體管140按照一定的尺寸來制造，以便將在36a的正差分輸入信號PCMOSP和在36b的負差分輸入信號PCMOSN拉到低電壓電平，并提供偽CMOS電壓擺動。此外，偏置晶體管140作為電阻器工作，以提供在116的正內(nèi)部電壓VIP和在118的負內(nèi)部電壓VIN中的適當(dāng)?shù)墓材ｋ妷?，來保持正和負輸入晶體管106和108處于飽和區(qū)中。另外，偏置晶體管140作為電阻器工作，以提供在36a和36b的正和負差分輸入信號PCMOSP和PCMOSN中的適當(dāng)?shù)墓材ｋ妷弘娖健?br> 在工作中，正輸入晶體管108在38a接收正CML信號CMLP，負輸入晶體管106在38b接收負CML信號CMLN。
如果在38a的正CML信號CMLP是低，且在38b的負CML信號CMLN是高，那么正輸入晶體管108被偏置截止，且負輸入晶體管106被偏置導(dǎo)通，以引導(dǎo)電流ISS流過第一負載電阻器102。在116的正內(nèi)部電壓VIP處于低電壓電平，且在118的負內(nèi)部電壓VIN處于高電壓電平，基本上等于在114的緩沖電壓VB。
如果在38a的正CML信號CMLP是高，且在38b的負CML信號CMLN是低，那么負輸入晶體管106被偏置截止，且正輸入晶體管108被偏置導(dǎo)通，以引導(dǎo)電流ISS流過第二負載電阻器104。在118的負內(nèi)部電壓VIN處于低電壓電平，且在116的正內(nèi)部電壓VIP處于高電壓電平，基本上等于在114的緩沖電壓VB。
如果在116的正內(nèi)部電壓VIP是高，且在118的負內(nèi)部電壓VIN是低，那么第一NMOS輸出晶體管136被偏置導(dǎo)通，且第二NMOS輸出晶體管138被偏置截止。第一NMOS輸出晶體管136將在36b的負差分輸入信號PCMOSN拉到低電壓電平。第二PMOS晶體管134將在36a的正差分輸入信號PCMOSP拉到高電壓電平，其基本上等于在116的正內(nèi)部電壓VIP和在114的緩沖電壓VB。
如果在116的正內(nèi)部電壓VIP是低，且在118的負內(nèi)部電壓VIN是高，那么第一NMOS輸出晶體管136被偏置截止，且第二NMOS輸出晶體管138被偏置導(dǎo)通。第二NMOS輸出晶體管138將在36a的正差分輸入信號PCMOSP拉到低電壓電平。第一PMOS晶體管132將在36b的負差分輸入信號PCMOSN拉到高電壓電平，其基本上等于在118的負內(nèi)部電壓VIN和在114的緩沖電壓VB。
輸入電路32提供了在36a和36b的正和負差分輸入信號PCMOSP和PCMOSN的偽CMOS邏輯電平信號。輸入電路32在36a和36b的正和負差分輸入信號PCMOSP和PCMOSN中提供的差分電壓擺動大于在38的CML信號中的差分電壓擺動。輸入電路32還在36a和36b的正和負差分輸入信號PCMOSP和PCMOSN中提供了共模電壓，其基本上等于CMOS閾值。提供在36a和36b的正和負差分輸入信號PCMOSP和PCMOSN以可靠地驅(qū)動在輸出電路34中的CMOS電路。
圖4是示出轉(zhuǎn)換器輸出電路34的一個實施例的圖。輸出電路34通過差分輸入信號路徑36從輸入電路32接收差分輸入信號PCMOS，并通過輸出路徑30提供處于CMOS邏輯電平的CMOS輸出信號。輸出電路34在36a接收正差分輸入信號PCMOSP，以及在36b接收負差分輸入信號PCMOSN。輸入電路32提供在36a和36b的差分輸入信號PCMOSP和PCMOSN中的差分電壓擺動，其大于在38a的CML信號中的差分電壓擺動。輸入電路32還在36a和36b提供差分輸入信號PCMOSP和PCMOSN中的共模電壓，其基本上等于CMOS閾值。提供在36a和36b的差分輸入信號PCMOSP和PCMOSN，以可靠地驅(qū)動在輸出電路34中的CMOS電路。輸出電路34在30a提供正CMOS輸出信號CMOSP，以及在30b提供負CMOS輸出信號CMOSN。
輸出電路34包括在200的交叉耦接的反相器鎖存器，在202的第一開關(guān)和在204的第二開關(guān)。在202的第一開關(guān)選擇性地將低電壓電平或高電壓電平耦合到反相器鎖存器200的真?zhèn)?true side)，第二開關(guān)選擇性地將低電壓電平或高電壓電平耦合到反相器鎖存器200的補充側(cè)(complement side)。反相器鎖存器200在低和高電壓電平鎖存，以在30a和30b提供鎖存的正和負CMOS輸出信號CMOSP和CMOSN。
反相器鎖存器200包括第一鎖存反相器206和第二鎖存反相器208。第一鎖存反相器206和第二鎖存反相器208是CMOS反相器，其響應(yīng)并提供CMOS邏輯電平。第一鎖存反相器206的輸入通過真?zhèn)嚷窂?12電耦接到真?zhèn)容敵龇聪嗥?10的輸入和第二鎖存反相器208的輸出。第二鎖存反相器208的輸入通過補充側(cè)路徑216電耦接到補充側(cè)輸出反相器214的輸入和第一鎖存反相器206的輸出。真?zhèn)容敵龇聪嗥?10和補充側(cè)輸出反相器214是CMOS反相器，其響應(yīng)并提供CMOS邏輯電平。真?zhèn)容敵龇聪嗥?10的輸出在30a提供正CMOS輸出信號CMOSP，補充側(cè)輸出反相器214的輸出在30b提供負CMOS輸出信號CMOSN。
第一開關(guān)202包括第一NMOS晶體管202a、第二NMOS晶體管202b、第三NMOS晶體管202c和第四NMOS晶體管202d。第一NMOS晶體管202a的漏-源路徑的一側(cè)在218電耦接到電源VDD。第一NMOS晶體管202a的漏-源路徑的另一側(cè)在220電耦接到第二NMOS晶體管202b的漏-源路徑的一側(cè)。第二NMOS晶體管202b的漏-源路徑的另一側(cè)通過真?zhèn)嚷窂?12電耦接到第三NMOS晶體管202c的漏-源路徑的一側(cè)和第一鎖存反相器206的輸入、真?zhèn)容敵龇聪嗥?10的輸入和第二鎖存反相器208的輸出。第三NMOS晶體管202c的漏-源路徑的另一側(cè)在222電耦接到第四NMOS晶體管202d的漏-源路徑的一側(cè)。第四NMOS晶體管202d的漏-源路徑的另一側(cè)在224電耦接到基準(zhǔn)，例如地。
第二開關(guān)204包括第五NMOS晶體管204a、第六NMOS晶體管204b、第七NMOS晶體管204c和第八NMOS晶體管204d。第五NMOS晶體管204a的漏-源路徑的一側(cè)在226電耦接到基準(zhǔn)，例如地。第五NMOS晶體管204a的漏-源路徑的另一側(cè)在228電耦接到第六NMOS晶體管204b的漏-源路徑的一側(cè)。第六NMOS晶體管204b的漏-源路徑的另一側(cè)通過補充側(cè)路徑216電耦接到第七NMOS晶體管204c的漏-源路徑的一側(cè)和第二鎖存反相器208的輸入、補充側(cè)輸出反相器214的輸入和第一鎖存反相器206的輸出。第七NMOS晶體管204c的漏-源路徑的另一側(cè)在230電耦接到第八NMOS晶體管204d的漏-源路徑的一側(cè)。第八NMOS晶體管204d的漏-源路徑的另一側(cè)在231電耦接到電源VDD。
輸出電路34包括正信號輸入反相器232、234、236和238，其被配置以響應(yīng)在36a的正差分輸入信號PCMOSP；和負信號輸入反相器240、242、244和246，其被配置以響應(yīng)在36b的負差分輸入信號PCMOSN。正信號輸入反相器232、234、236和238及負信號輸入反相器240、242、244和246是CMOS反相器，其響應(yīng)并提供CMOS邏輯電平。
反相器232的輸出通過柵極路徑248電耦接到反相器234的輸入以及第二NMOS晶體管202b的柵極和第六NMOS晶體管204b的柵極。反相器234的輸出在250電耦接到反相器236的輸入，并且反相器236的輸出在252電耦接到反相器238的輸入。反相器238的輸出通過柵極路徑254電耦接到第一NMOS晶體管202a的柵極和第五NMOS晶體管204a的柵極。
反相器232的輸入在36a接收正差分輸入信號PCMOSP，并且反相器232將接收的信號反相，以通過柵極路徑248向反相器234的輸入、第二NMOS晶體管202b的柵極和第六NMOS晶體管204b的柵極提供反相的正差分輸入信號。三個反相器延遲后，反相器238通過柵極路徑254向第一NMOS晶體管202a和第五NMOS晶體管204a的柵極提供非反相的正差分輸入信號。如果在36a的正差分輸入信號PCMOSP處于高電壓電平，第一NMOS晶體管202a和第五NMOS晶體管204a被偏置導(dǎo)通，并且第二NMOS晶體管202b和第六NMOS晶體管204b被偏置截止。隨著在36a的正差分輸入信號PCMOSP轉(zhuǎn)變到低電壓電平，第二NMOS晶體管202b和第六NMOS晶體管204b被偏置導(dǎo)通，以將電源VDD的高電壓電平耦接到反相器鎖存器200的真?zhèn)?，并且將基?zhǔn)(例如地)的低電壓電平耦接到反相器鎖存器200的補充側(cè)。真?zhèn)容敵龇聪嗥?10在30a提供正CMOS輸出信號CMOSP中的低電壓電平，以及補充側(cè)輸出反相器212在30b提供在負CMOS輸出信號CMOSN中的高電壓電平。在三個反相器延遲后，第一NMOS晶體管202a和第五NMOS晶體管204a被偏置截止，以將反相器鎖存器200的真?zhèn)扰c電源VDD隔離，并且將反相器鎖存器200的補充側(cè)與所述基準(zhǔn)隔離。隨著在36a的正差分輸入信號PCMOSP轉(zhuǎn)變到高電壓電平，第二NMOS晶體管202b和第六NMOS晶體管204b被偏置截止，并且三個反相器延遲后，第一NMOS晶體管202a和第五NMOS晶體管204a被偏置導(dǎo)通，其保持在反相器鎖存器200的真?zhèn)群脱a充側(cè)上的電壓。
反相器240的輸出通過柵極路徑256電耦接到反相器242的輸入和第三NMOS晶體管202c的柵極和第七NMOS晶體管204c的柵極。反相器242的輸出在258電耦接到反相器244的輸入，并且反相器244的輸出在260電耦接到反相器246的輸入。反相器246的輸出通過柵極路徑262電耦接到第四NMOS晶體管202d和第八NMOS晶體管204d的柵極。
反相器240的輸入在36b接收負差分輸入信號PCMOSN，并且反相器240將接收的信號反相，以通過柵極路徑256向反相器242的輸入和第三NMOS晶體管202c與第七NMOS晶體管204c的柵極提供反相的負差分輸入信號。三個反相器延遲后，反相器246通過柵極路徑262向第四NMOS晶體管202d和第八NMOS晶體管204d的柵極提供非反相的負差分輸入信號。如果在36b的負差分輸入信號PCMOSN處于高電壓電平，那么第四NMOS晶體管202d和第八NMOS晶體管204d被偏置導(dǎo)通，第三NMOS晶體管202c和第七NMOS晶體管204c被偏置截止。隨著在36b的負差分輸入信號PCMOSN轉(zhuǎn)變到低電壓電平，第三NMOS晶體管202c和第七NMOS晶體管204c被偏置導(dǎo)通，以將低電壓電平基準(zhǔn)(例如地)耦接到反相器鎖存器200的真?zhèn)?，并且將高電壓電平電源VDD耦接到反相器鎖存器200的補充側(cè)。真?zhèn)容敵龇聪嗥?10在30a提供在正CMOS輸出信號CMOSP中的高電壓電平，以及補充側(cè)輸出反相器212在30b提供在負CMOS輸出信號CMOSN中的低電壓電平。在三個反相器延遲后，第四NMOS晶體管202d和第八NMOS晶體管204d被偏置截止，以將反相器鎖存器的真?zhèn)扰c在224的基準(zhǔn)隔離，并且將反相器鎖存器的補充側(cè)與在231電源VDD隔離。隨著在36b的負差分輸入信號PCMOSN轉(zhuǎn)變到高電壓電平，第三NMOS晶體管202c和第七NMOS晶體管204c被偏置截止，并且三個反相器延遲后，第四NMOS晶體管202c和第八NMOS晶體管204c被偏置導(dǎo)通。這有效地保持了在反相器鎖存器200的真?zhèn)群脱a充側(cè)上的電壓。
在工作中，在36a的正差分輸入信號PCMOSP是高電壓電平或低電壓電平中的一個，以及在36b的負差分輸入信號PCMOSN是高電壓電平或低電壓電平中的另一個。在穩(wěn)態(tài)中，如果在36a的正差分輸入信號PCMOSP處于高電壓電平，以及在36b的負差分輸入信號PCMOSN處于低電壓電平，那么第一NMOS晶體管202a和第五NMOS晶體管204a被偏置導(dǎo)通，并且第二NMOS晶體管202b和第六NMOS晶體管204b被偏置截止。此外，第三NMOS晶體管202c和第七NMOS晶體管204c被偏置導(dǎo)通，以及第四NMOS晶體管202d和第八NMOS晶體管204d被偏置截止。將反相器鎖存器200的真?zhèn)群脱a充側(cè)與電源VDD和所述基準(zhǔn)隔離。
隨著在36a的正差分輸入信號PCMOSP轉(zhuǎn)變到低電壓電平，并且在36b的負差分輸入信號PCMOSN轉(zhuǎn)變到高電壓電平，第二NMOS晶體管202b和第六NMOS晶體管204b被偏置導(dǎo)通，以將在218的高電壓電平的電源VDD耦接到反相器鎖存器200的真?zhèn)龋约皩⒃?26的低電壓電平的基準(zhǔn)耦接到反相器鎖存器200的補充側(cè)。此外，第三NMOS晶體管202c和第七NMOS晶體管204c被偏置截止，并且反相器鎖存器200的真?zhèn)缺３峙c在224的基準(zhǔn)隔離，以及反相器鎖存器200的補充側(cè)保持與在231的電源VDD隔離。響應(yīng)于在36a的正差分輸入信號PCMOSP的下降沿，真?zhèn)容敵龇聪嗥?10在30a提供正CMOS輸出信號CMOSP中的低電壓電平，補充側(cè)輸出反相器212在30b提供負CMOS輸出信號CMOSN中的高電壓電平。因此，響應(yīng)于在36a的正差分輸入信號PCMOSP的下降沿，設(shè)定在30a和30b的正和負CMOS輸出信號CMOSP和CMOSN的一個狀態(tài)。
在三個反相器延遲后，第一NMOS晶體管202a和第五NMOS晶體管204a被偏置截止，以將反相器鎖存器200的真?zhèn)扰c在218的電源VDD隔離，并且將反相器鎖存器200的補充側(cè)與在226的基準(zhǔn)隔離。此外，第四NMOS晶體管202d和第八NMOS晶體管204d被偏置導(dǎo)通，但由于第三NMOS晶體管202c和第七NMOS晶體管204c被偏置截止，反相器鎖存器200的真?zhèn)缺３峙c在224的基準(zhǔn)隔離，且反相器鎖存器200的補充側(cè)保持與在231的電源VDD隔離。
隨著在36a的正差分輸入信號PCMOSP轉(zhuǎn)變到高電壓電平，以及在36b的負差輸入信號PCMOSN轉(zhuǎn)變到低電壓電平，第二NMOS晶體管202b和第六NMOS晶體管204b被偏置截止，并且反相器鎖存器200的真?zhèn)缺３峙c在218的電源VDD隔離，以及反相器鎖存器200的補充側(cè)保持與在226的基準(zhǔn)隔離。第三NMOS晶體管202c和第七NMOS晶體管204c被偏置導(dǎo)通，以將在224的低電壓電平的基準(zhǔn)耦接到反相器鎖存器200的真?zhèn)龋⑶覍⒃?31的高電壓電平的電源VDD耦接到反相器鎖存器200的補充側(cè)。響應(yīng)于在36b的負差分輸入信號PCMOSN的下降沿，真?zhèn)容敵龇聪嗥?10在30a提供正CMOS輸出信號CMOSP中的高電壓電平，補充側(cè)輸出反相器212在30b提供負CMOS輸出信號CMOSN中的低電壓電平。因此，響應(yīng)于在36b的負差分輸入信號PCMOSN的下降沿，設(shè)定在30a和30b的正和負CMOS輸出信號CMOSP和CMOSN的另一個狀態(tài)。
在三個反相器延遲后，第一NMOS晶體管202a和第五NMOS晶體管204a被偏置導(dǎo)通，但由于第二NMOS晶體管202b和第六NMOS晶體管204b被偏置截止，反相器鎖存器200的真?zhèn)缺３峙c在218的電源VDD隔離，反相器鎖存器200的補充側(cè)保持與在226的基準(zhǔn)隔離。第四NMOS晶體管202d和第八NMOS晶體管204d被偏置截止，以將反相器鎖存器200的真?zhèn)扰c在224的基準(zhǔn)隔離，并且將反相器鎖存器200的補充側(cè)與在231的電源VDD隔離。隨著在36a的正差分輸入信號PCMOSP轉(zhuǎn)變到低電壓電平，并且在36b的負差分輸入信號PCMOSN轉(zhuǎn)變到高電壓電平，這個過程會再發(fā)生。
響應(yīng)于在36a和36b的正和負差分輸入信號PCMOSP和PCMOSN的每一個中的共同邊緣類型，輸出電路34切換在30a和30b的正和負CMOS輸出信號CMOSP和CMOSN。響應(yīng)于在36a和36b的正和負差分輸入信號PCMOSP和PCMOSN的下降沿來切換在30a和30b的正和負CMOS輸出信號CMOSP和CMOSN，減小了在30a和30b的正和負CMOS輸出信號CMOSP和CMOSN中的脈沖寬度和占空比失真。
圖5是示出信號轉(zhuǎn)換器電路28的一個實施例的操作的時序圖，該信號轉(zhuǎn)換器電路28包括輸入電路32和輸出電路34。輸入電路32接收在300的負CML信號CMLN和在302的正CML信號CMLP。輸入電路32在304提供正差分輸入信號PCMOSP，以及在306提供負差分輸入信號PCMOSN。在304和306的正和負差分輸入信號PCMOSP和PCMOSN包括在308的差分電壓擺動DVS，其大于在302和300的正和負CML信號CMLP和CMLN中的在310的CML差分電壓擺動DVSCML。輸入電路32還在312提供在304和306的正和負差分輸入信號PCMOSP和PCMOSN中的共模電壓VCM，其基本上等于CMOS閾值，例如CMOS反相器的閾值，其為VDD除以2。在304和306的正和負差分輸入信號PCMOSP和PCMOSN可靠地驅(qū)動輸出電路34中的反相器232和240。
輸出電路34接收在304的正差分輸入信號PCMOSP和在306的負差分輸入信號PCMOSN，并在314提供軌至軌正CMOS輸出信號CMOSP，以及在316提供軌至軌負CMOS輸出信號CMOSN。反相器232在304接收正差分輸入信號PCMOSP，并將接收的信號反相，以在318向第二NMOS晶體管202b和第六NMOS晶體管204b的柵極提供正柵極驅(qū)動信號GP。反相器238在320向第一NMOS晶體管202a和第五NMOS晶體管204a的柵極提供正延遲的柵極驅(qū)動信號GDELP。反相器240在306接收負差分輸入信號PCMOSN，并將接收的信號反相，以在322向第三NMOS晶體管202c和第七NMOS晶體管204c的柵極提供負柵極驅(qū)動信號GN。反相器246在324向第四NMOS晶體管202d和第八NMOS晶體管204d的柵極提供負延遲的柵極驅(qū)動信號GDELN。包括在318的正柵極驅(qū)動信號GP、在320的正延遲的柵極驅(qū)動信號GDELP、在322的負柵極驅(qū)動信號GN和在324的負延遲的柵極驅(qū)動信號GDELN的柵極驅(qū)動信號中的每一個被設(shè)置在CMOS邏輯電平。
在326，在302的正CML信號CMLP從低電壓電平轉(zhuǎn)變到高電壓電平，并且在304的負CML信號CMLN從高電壓電平轉(zhuǎn)變到低電壓電平。作為響應(yīng)，負輸入晶體管106從被偏置導(dǎo)通轉(zhuǎn)變到被偏置截止，以及正輸入晶體管108從被偏置截止轉(zhuǎn)變到被偏置導(dǎo)通，以引導(dǎo)電流ISS通過第二負載電阻器104。在118的負內(nèi)部電壓VIN轉(zhuǎn)變到低電壓電平，并且在116的正內(nèi)部電壓VIP轉(zhuǎn)變到高電壓電平，其基本上等于在114的緩沖電壓VB。第一NMOS輸出晶體管136被偏置導(dǎo)通，以將在306的負差分輸入信號PCMOSN拉到在328的低電壓電平。第二NMOS輸出晶體管138被偏置截止，以及第二PMOS晶體管134將在304的正差分輸入信號PCMOSP拉到在330的高電壓電平。
響應(yīng)于在304的正差分輸入信號PCMOSP轉(zhuǎn)變到在330的高電壓電平，在318的正柵極驅(qū)動信號GP轉(zhuǎn)變到在332的低電壓電平，以偏置截止第二NMOS晶體管202b和第六NMOS晶體管204b，并且反相器鎖存器200的真?zhèn)缺３峙c在218的電源VDD隔離，反相器鎖存器200的補充側(cè)保持與在226的基準(zhǔn)隔離。響應(yīng)于在306的負差分輸入信號PCMOSN轉(zhuǎn)變到在328的低電壓電平，在322的負柵極驅(qū)動信號GN轉(zhuǎn)變到在334的高電壓電平，并且第三NMOS晶體管202c和第七NMOS晶體管204c被偏置導(dǎo)通，以將在224的低電壓電平的基準(zhǔn)耦接到反相器鎖存器200的真?zhèn)?，以及將?31的高電壓電平的電源VDD耦接到反相器鎖存器200的補充側(cè)。在336，響應(yīng)于在306的負差分輸入信號PCMOSN的在328的下降沿和在322的負柵極驅(qū)動信號GN中的在334的上升沿，在314的正CMOS輸出信號CMOSP轉(zhuǎn)變到高電壓電平，并且在316的負CMOS輸出信號CMOSN轉(zhuǎn)變到低電壓電平。因此，響應(yīng)于在306的負差分輸入信號PCMOSN的在328的下降沿，接入或設(shè)定在314和316的正和負CMOS輸出信號CMOSP和CMOSN的一個狀態(tài)。
在三個反相器延遲后，在320的正延遲的柵極驅(qū)動信號GDELP轉(zhuǎn)變到在338的高電壓電平，并且第一NMOS晶體管202a和第五NMOS晶體管204a被偏置導(dǎo)通。然而，由于第二NMOS晶體管202b和第六NMOS晶體管204b偏置截止，反相器鎖存器200的真?zhèn)缺３峙c在218的電源VDD隔離，反相器鎖存器200的補充側(cè)保持與在226的基準(zhǔn)隔離。在324的負延遲的柵極驅(qū)動信號GDELN轉(zhuǎn)變到在340的低電壓電平，并且第四NMOS晶體管202d和第八NMOS晶體管204d被偏置截止，以將反相器鎖存器200的真?zhèn)扰c在224的基準(zhǔn)隔離，以及將反相器鎖存器200的補充側(cè)與在231的電源VDD隔離。在342，在334的低到高轉(zhuǎn)變與在340的高到低轉(zhuǎn)變之間，反相器鎖存器200的真?zhèn)缺焕降碗妷弘娖剑⑶曳聪嗥麈i存器200的補充側(cè)被拉到高電壓電平。
在344，在302的正CML信號CMLP從高電壓電平轉(zhuǎn)變到低電壓電平，并且在304的負CML信號CMLN從低電壓電平轉(zhuǎn)變到高電壓電平。作為響應(yīng)，正輸入晶體管108從被偏置導(dǎo)通轉(zhuǎn)變到被偏置截止，負輸入晶體管106從被偏置截止轉(zhuǎn)變到被偏置導(dǎo)通，以引導(dǎo)電流ISS通過第一負載電阻器102。在116的正內(nèi)部電壓VIP轉(zhuǎn)變到低電壓電平，并且在118的負內(nèi)部電壓VIN轉(zhuǎn)變到高電壓電平，其基本上等于在114的緩沖電壓VB。第二NMOS輸出晶體管138被偏置導(dǎo)通，以將在304的正差分輸入信號PCMOSP拉到在346的低電壓電平。第一NMOS輸出晶體管136被偏置截止，并且第一PMOS晶體管132將在306的負差分輸入信號PCMOSN拉到在348的高電壓電平。
響應(yīng)于在306的負差分輸入信號PCMOSN轉(zhuǎn)變到在348的高電壓電平，在322的負柵極驅(qū)動信號GN轉(zhuǎn)變到在350的低電壓電平，以偏置截止第三NMOS晶體管202c和第七NMOS晶體管204c，并且反相器鎖存器200的真?zhèn)缺３峙c在224的基準(zhǔn)隔離，反相器鎖存器200的補充側(cè)保持與在231的電源VDD隔離。響應(yīng)于在304的正差分輸入信號PCMOSP轉(zhuǎn)變到在346的低電壓電平，在318的正柵極驅(qū)動信號GP轉(zhuǎn)變到在352的高電壓電平，并且第二NMOS晶體管202b和第六NMOS晶體管204b被偏置導(dǎo)通，以將在218的高電壓電平的電源VDD耦接到反相器鎖存器200的真?zhèn)?，以及將?26的低電壓電平的基準(zhǔn)耦接到反相器鎖存器200的補充側(cè)。在354，響應(yīng)于在304的正差分輸入信號PCMOSP的在346的下降沿和在318的正柵極驅(qū)動信號GP中的在352的上升沿，在314的正CMOS輸出信號CMOSP轉(zhuǎn)變到低電壓電平，并且在316的負CMOS輸出信號CMOSN轉(zhuǎn)變到高電壓電平。因此，響應(yīng)于在304的正差分輸入信號PCMOSP的在346的下降沿，接入或設(shè)定在314和316的正和負CMOS輸出信號CMOSP和CMOSN的另一個狀態(tài)。
在三個反相器延遲后，在324的負延遲的柵極驅(qū)動信號GDELN轉(zhuǎn)變到在356的高電壓電平，并且第四NMOS晶體管202d和第八NMOS晶體管204d被偏置導(dǎo)通。然而，由于第三NMOS晶體管202c和第七NMOS晶體管204c偏置截止，反相器鎖存器200的真?zhèn)缺３峙c在224的基準(zhǔn)隔離，反相器鎖存器200的補充側(cè)保持與在231的電源VDD隔離。在320的正延遲的柵極驅(qū)動信號GDELP轉(zhuǎn)變到在358的低電壓電平，以及第一NMOS晶體管202a和第五NMOS晶體管204a被偏置截止，以將反相器鎖存器200的真?zhèn)扰c在218的電源VDD隔離，并且將反相器鎖存器200的補充側(cè)與在226的基準(zhǔn)隔離。在360，在352的低到高轉(zhuǎn)變與在358的高到低轉(zhuǎn)變之間，反相器鎖存器200的真?zhèn)缺焕礁唠妷弘娖剑约胺聪嗥麈i存器200的補充側(cè)被拉到低電壓電平。
隨著在302的正CML信號CMLP和在300的負CML信號CMLN在高與低電壓電平之間轉(zhuǎn)變，這個過程會再發(fā)生。
輸入電路32和輸出電路34將在302和300的正和負CML信號CMLP和CMLN轉(zhuǎn)換到在314和316的正和負軌至軌CMOS信號CMOSP和CMOSN。輸入電路32和輸出電路34被配置為對稱電路，使得占空比失真依賴于有源和無源部件的匹配特性，并且信號轉(zhuǎn)換器電路28與工藝、電壓和溫度(PVT)的一階參數(shù)無關(guān)。
圖6是示出分別相對于電源VDD的在318的正柵極驅(qū)動信號GP和在314的正CMOS信號CMOSP的在400和402的占空比的圖。在322的負柵極驅(qū)動信號GN具有與在318的正柵極驅(qū)動信號的在400的占空比相似的占空比，并且在316的負CMOS信號CMOSN具有與在314的正CMOS信號CMOSP的在402的占空比相似的占空比。
在318的正柵極驅(qū)動信號GP的在400的占空比在1.3伏的VDD的50％與1.6伏的VDD的44％之間變化。而在314的正CMOS信號CMOSP的在402的占空比在1.3伏的VDD的49％與1.6伏的VDD的50％之間變化。在314的正CMOS信號CMOSP的在402的占空比基本上獨立于在318的正柵極驅(qū)動信號GP的在400的占空比。作為替代，在314的正CMOS信號CMOSP的在402的占空比基于響應(yīng)于在306的負差分輸入信號PCMOSN中的下降沿(例如在328的下降沿)和在304的正差分輸入信號PCMOSP中的下降沿(例如在346的下降沿)的切換。響應(yīng)于在304和306的正和負差分輸入信號PCMOSP和PCMOSN中的共同邊緣類型來切換在314和316的正和負CMOS信號CMOSP和CMOSN減小了在314和316的正和負CMOS輸出信號CMOSP和CMOSN中的脈沖寬度和占空比失真。
圖7是PVT轉(zhuǎn)角分析表410，用于在信號轉(zhuǎn)換器電路28的一個實施例中的在314和316的正和負軌至軌CMOS輸出信號CMOSP和CMOSN的占空比。在表410中，在左手欄中的首先兩個字母表示NMOS和PMOS器件的速度，在此第一個字母表示NMOS器件的速度，第二個字母表示PMOS器件的速度。字母T表示典型速度，S表示慢速，F(xiàn)表示快速。在左手欄中的最后四個字母表示電壓和溫度設(shè)定，在此該最后四個字母的首先兩個表示電壓設(shè)定，以及該最后四個字母的最后兩個表示溫度設(shè)定。字母TT表示1.5伏的典型電壓或典型溫度設(shè)定，LV表示1.3伏的低電壓設(shè)定，HV表示1.6伏的高電壓設(shè)定，LT表示0攝氏度的低溫度設(shè)定，HT表示125攝氏度的高溫度設(shè)定。
在302和300的正和負CML信號CMLP和CMLN被提供有400毫伏(mv)差分峰峰電壓擺動和100皮秒(ps)的輸入邊緣速率。數(shù)據(jù)率是4.8吉比特每秒(Gb/s)，并且輸入抖動為零。在114的電壓VB等于VDD減去200mv，在此典型的VDD是1.5伏，并且包括從20兆赫茲(MHz)到60MHz的75mv的噪聲。在302和300的正和負CML信號CMLP和CMLN以50％占空比振蕩的情況下，在314和316的正和負CMOS輸出信號CMLP和CMOSN相對于PVT變化以在轉(zhuǎn)角分析表410中所示的48％和50％之間的占空比振蕩。在412的慢NMOS、慢PMOS、高電壓、和低溫度(SS-HVLT)轉(zhuǎn)角，占空比是48％。在414的快NMOS、快PMOS、高電壓、和低溫度(FF-HVLT)轉(zhuǎn)角和在416的快NMOS、快PMOS、低電壓、和高溫度(FF-LVHT)轉(zhuǎn)角，占空比是50％。
在418，在此PVT參數(shù)是典型的，包括典型的NMOS速度、典型的PMOS速度、典型的電壓和典型的溫度(TT-TTTT)，占空比是極值之間的中間值49％。其它各個PVT轉(zhuǎn)角導(dǎo)致在48％和50％之間的占空比。在420，慢NMOS、慢PMOS、低電壓、和高溫度(SS-LVHT)轉(zhuǎn)角導(dǎo)致48.9％的占空比。在422，快NMOS、慢PMOS、低電壓、和高溫度(FS-LVHT)轉(zhuǎn)角導(dǎo)致49.3％的占空比。在424，慢NMOS、快PMOS、低電壓、和高溫度(SF-LVHT)轉(zhuǎn)角導(dǎo)致49.2％的占空比，以及在426典型的NMOS、典型的PMOS、低電壓、和高溫度(TT-LVHT)轉(zhuǎn)角導(dǎo)致49.8％的占空比。
圖8是示出蒙特卡羅分析結(jié)果440的圖，其表示信號轉(zhuǎn)換器電路28的一個實施例中的不匹配的影響。在302和300的正和負CML信號CMLP和CMLN被提供有400mv差分峰峰電壓擺動和100ps的輸入邊緣速率。數(shù)據(jù)率是4.8Gb/s，并且輸入抖動為零。在114的電壓VB等于VDD減去200mv，在此典型的VDD是1.5伏，并且包括從20兆赫茲(MHz)到60MHz的75mv的噪聲。
在302和300的正和負CML信號CMLP和CMLN以50％占空比振蕩的情況下，信號轉(zhuǎn)換器電路28的蒙特卡羅分析表示對于在314和316的正和負CMOS輸出信號CMOP和CMOSN，占空比范圍在45％和54％之間。在100個結(jié)果中，69個表示在48％和51％之間的占空比，最常見的占空比結(jié)果是在442的50％和51％之間。
輸入電路32和輸出電路34將在302和300的正和負CML信號CMLP和CMLN轉(zhuǎn)換為在314和316的正和負CMOS信號CMOSP和CMOSN。輸入電路32和輸出電路34被配置為對稱電路，使得占空比失真隨著有源和無源部件的變化而變化很小，并且信號轉(zhuǎn)換器電路28基本上獨立于一階PVT參數(shù)。
盡管在此已經(jīng)示出并說明了特定實施例，但是本領(lǐng)域普通技術(shù)人員將意識到多種可替換的和/或等效的實施方式可以替代所示的和所描述的特定實施例，而不會脫離本發(fā)明的范圍。本申請旨在覆蓋在此所述的特定實施例的任何修改或變化。因此，本發(fā)明旨在僅由權(quán)利要求及其等價物來限制。
權(quán)利要求
1.一種信號轉(zhuǎn)換器電路，包括輸入電路，其被配置以接收電流型邏輯信號，并基于電流型邏輯信號提供差分輸入信號；和輸出電路，其被配置以接收差分輸入信號，并基于差分輸入信號提供軌至軌輸出信號，其中該輸出電路被配置用于響應(yīng)于在各個差分輸入信號中的共同邊緣類型來切換軌至軌輸出信號。
2.如權(quán)利要求1的信號轉(zhuǎn)換器電路，其中輸出電路包括反相器鎖存器，其被配置以提供真?zhèn)群脱a充側(cè)，以保持軌至軌輸出信號。
3.如權(quán)利要求2的信號轉(zhuǎn)換器電路，其中輸出電路包括第一開關(guān)，其被配置以向反相器鎖存器的真?zhèn)忍峁└唠妷弘娖胶偷碗妷弘娖?；和第二開關(guān)，其被配置以向反相器鎖存器的補充側(cè)提供高電壓電平和低電壓電平，其中第一開關(guān)向反相器鎖存器的真?zhèn)忍峁└唠妷弘娖胶偷碗妷弘娖街械囊粋€，以及第二開關(guān)向反相器鎖存器的補充側(cè)提供高電壓電平和低電壓電平中的另一個。
4.如權(quán)利要求3的信號轉(zhuǎn)換器電路，其中第一開關(guān)和第二開關(guān)在切換軌至軌輸出信號后被斷開。
5.如權(quán)利要求1的信號轉(zhuǎn)換器電路，其中該輸出電路被配置用于響應(yīng)于在每個差分輸入信號中的下降沿來切換軌至軌輸出信號。
6.如權(quán)利要求1的信號轉(zhuǎn)換器電路，其中該輸入電路被配置用于提供差分輸入信號中的共模電壓，其基本上等于互補金屬氧化物半導(dǎo)體反相器的閾值。
7.如權(quán)利要求1的信號轉(zhuǎn)換器電路，其中該輸入電路被配置用于提供在差分輸入信號中的差分電壓擺動，其大于電流型邏輯差分電壓擺動。
8.一種電流型邏輯信號到軌至軌信號的轉(zhuǎn)換器電路，包括輸入電路，其被配置以接收電流型邏輯信號，并基于電流型邏輯信號提供差分輸入信號；和輸出電路，其被配置以接收差分輸入信號，并基于差分輸入信號提供軌至軌輸出信號，其中該輸入電路被配置用于提供差分輸入信號中的共模電壓，其基本上等于互補金屬氧化物半導(dǎo)體閾值，并且該輸出電路被配置用于響應(yīng)于在各個差分輸入信號中的共同邊緣類型來切換軌至軌輸出信號。
9.如權(quán)利要求8的轉(zhuǎn)換器電路，其中該輸入電路被配置用于提供在差分輸入信號中的差分電壓擺動，其大于電流型邏輯差分電壓擺動。
10.如權(quán)利要求8的轉(zhuǎn)換器電路，其中輸入電路包括輸入晶體管差分對，其被配置以接收電流型邏輯信號，并基于電流型邏輯信號引導(dǎo)電流，以提供共模電壓移動的輸出信號；和再生電路，其被配置以接收共模電壓移動的輸出信號，并保持輸入晶體管差分對處于飽和。
11.如權(quán)利要求8的轉(zhuǎn)換器電路，其中輸入電路包括第一電阻器；第二電阻器；第一輸入晶體管差分對，其被配置以接收電流型邏輯信號，并基于電流型邏輯信號引導(dǎo)第一電流，其中第一電流流過第一電阻器，以調(diào)整差分輸入信號中的共模電壓；和第二輸入晶體管差分對，其被配置以引導(dǎo)第二電流流過第二電阻器，以調(diào)整差分輸入信號中的共模電壓。
12.如權(quán)利要求8的轉(zhuǎn)換器電路，其中輸出電路包括反相器鎖存器，其被配置以提供真?zhèn)群脱a充側(cè)，并保持軌至軌輸出信號；第一開關(guān)，其被配置以向鎖存器的真?zhèn)忍峁└唠妷弘娖胶偷碗妷弘娖?；和第二開關(guān)，其被配置以向鎖存器的補充側(cè)提供高電壓電平和低電壓電平，其中第一開關(guān)向鎖存器信號的真?zhèn)忍峁└唠妷弘娖胶偷碗妷弘娖街械囊粋€，以及第二開關(guān)向鎖存器的補充側(cè)提供高電壓電平和低電壓電平中的另一個。
13.一種信號轉(zhuǎn)換器電路，包括用于接收電流型邏輯信號的裝置；用于基于電流型邏輯信號提供差分輸入信號的裝置；用于基于差分輸入信號提供軌至軌輸出信號的裝置；和用于響應(yīng)于各個差分輸入信號中的共同邊緣類型切換軌至軌輸出信號的裝置。
14.如權(quán)利要求13的信號轉(zhuǎn)換器電路，其中用于提供軌至軌輸出信號的裝置包括用于在真?zhèn)群脱a充側(cè)鎖存以保持軌至軌輸出信號的裝置。
15.如權(quán)利要求14的信號轉(zhuǎn)換器電路，其中用于切換的裝置包括用于將高電壓電平和低電壓電平中的一個切換到真?zhèn)壬系难b置；和用于將高電壓電平和低電壓電平中的另一個切換到補充側(cè)上的裝置。
16.如權(quán)利要求13的信號轉(zhuǎn)換器電路，其中用于提供差分輸入信號的裝置包括用于提供差分輸入信號中的共模電壓的裝置，該共模電壓基本上等于互補金屬氧化物半導(dǎo)體反相器的閾值；和用于提供差分輸入信號中的差分電壓擺動的裝置，該差分電壓擺動大于電流型邏輯差分電壓擺動。
17.如權(quán)利要求13的信號轉(zhuǎn)換器電路，其中用于提供差分輸入信號的裝置包括用于基于電流型邏輯信號提供共模電壓移動的輸出信號的裝置；和用于保持輸入晶體管差分對處于飽和的裝置。
18.如權(quán)利要求13的信號轉(zhuǎn)換器電路，其中用于提供差分輸入信號的裝置包括用于通過第一電流調(diào)整差分輸入信號中的共模電壓的裝置；和用于引導(dǎo)第二電流以調(diào)整差分輸入信號中的共模電壓并提高差分電壓擺動的裝置。
19.一種將電流型邏輯信號轉(zhuǎn)換成軌至軌信號的方法，包括接收電流型邏輯信號；基于電流型邏輯信號提供差分輸入信號；基于差分輸入信號輸出軌至軌輸出信號；以及響應(yīng)于各個差分輸入信號中的共同邊緣類型，切換軌至軌輸出信號。
20.如權(quán)利要求19的方法，其中輸出軌至軌輸出信號包括在真?zhèn)群脱a充側(cè)鎖存以保持軌至軌輸出信號。
21.如權(quán)利要求20的方法，其中切換軌至軌輸出信號包括將高電壓電平和低電壓電平中的一個切換到真?zhèn)壬?；以及將高電壓電平和低電壓電平中的另一個切換到補充側(cè)上。
22.如權(quán)利要求19的方法，其中提供差分輸入信號包括提供差分輸入信號中的共模電壓，其基本上等于互補金屬氧化物半導(dǎo)體反相器的閾值；以及提供差分輸入信號中的差分電壓擺動，其大于電流型邏輯差分電壓擺動。
23.如權(quán)利要求19的方法，其中提供差分輸入信號包括基于電流型邏輯信號提供共模電壓移動的輸出信號；以及保持輸入晶體管差分對處于飽和。
24.一種將電流型邏輯信號轉(zhuǎn)換成軌至軌信號的方法，包括在晶體管差分對接收電流型邏輯信號；輸出差分輸入信號，其對應(yīng)于電流型邏輯信號；將差分輸入信號中的共模電壓移動至基本上等于互補金屬氧化物半導(dǎo)體閾值；將差分輸入信號中的差分電壓擺動提高至大于電流型邏輯差分電壓擺動；以及基于差分輸入信號輸出軌至軌輸出信號。
25.如權(quán)利要求24的方法，包括響應(yīng)于各個差分輸入信號中的共同邊緣類型，切換軌至軌輸出信號。
26.如權(quán)利要求25的方法，其中輸出軌至軌輸出信號包括在真?zhèn)群脱a充側(cè)鎖存以保持軌至軌輸出信號。
27.如權(quán)利要求26的方法，其中切換軌至軌輸出信號包括將高電壓電平和低電壓電平中的一個切換到真?zhèn)壬?；以及將高電壓電平和低電壓電平中的另一個切換到補充側(cè)上。
28.如權(quán)利要求24的方法，其中輸出差分輸入信號包括保持晶體管差分對處于飽和。
全文摘要
一種信號轉(zhuǎn)換器電路，包括輸入電路和輸出電路。輸入電路被配置以接收電流型邏輯信號，并基于電流型邏輯信號提供差分輸入信號。輸出電路被配置以接收差分輸入信號，并基于差分輸入信號提供軌至軌輸出信號。輸出電路被配置以響應(yīng)于在各個差分輸入信號中的共同邊緣類型來切換軌至軌輸出信號。
文檔編號H04L25/00GK101076010SQ20071010974
公開日2007年11月21日 申請日期2007年4月28日 優(yōu)先權(quán)日2006年4月28日
發(fā)明者O·舒馬徹, A·布盧姆, K·戈帕拉克里施南, H·帕托威, L·拉維茲 申請人:奇夢達股份公司