專利名稱：一種認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種認(rèn)知無線電通信的實(shí)驗(yàn)系統(tǒng)，特別涉及一種驗(yàn)證認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端。
背景技術(shù)：
為了緩解當(dāng)前頻譜利用率低下與不斷增長的頻譜資源需求之間的矛盾，學(xué)術(shù)界提出了CR(Cognitive Radio，認(rèn)知無線電)的概念。認(rèn)知無線電通過感知頻率、時(shí)間和空間域等頻譜環(huán)境實(shí)現(xiàn)頻譜動(dòng)態(tài)共享，提供靈活的頻譜利用，利用閑置頻譜進(jìn)行信號(hào)傳輸，以滿足商業(yè)、軍事、政府客戶不斷變化的需求。目前CR的研究剛剛起步，很多觀點(diǎn)還沒有統(tǒng)一，甚至爭議很大，例如授權(quán)用戶懷疑CR用戶頻譜檢測(cè)的可靠性，擔(dān)心通信可靠性受到CR用戶的威脅；另一方面目前提出的各種頻譜檢測(cè)方法往往沒有機(jī)會(huì)在實(shí)際的系統(tǒng)上去驗(yàn)證。因此，一個(gè)具體的實(shí)驗(yàn)系統(tǒng)可以很好的說明和驗(yàn)證CR的諸多問題，會(huì)對(duì)CR理論的研究和標(biāo)準(zhǔn)的確立積累經(jīng)驗(yàn)、提供參考。但目前國內(nèi)還沒有一種CR實(shí)驗(yàn)系統(tǒng)，國外也未見有類似的公開報(bào)道。

發(fā)明內(nèi)容
本發(fā)明的目的是為CR的研究提供實(shí)驗(yàn)支持，并且提供一種CR實(shí)驗(yàn)系統(tǒng)的硬件終端。
為達(dá)到以上目的，本發(fā)明是采取如下技術(shù)方案予以實(shí)現(xiàn)的一種認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，其特征是，該終端包括兩塊PCB(印刷電路板)第一塊PCB上有發(fā)送通道和給發(fā)送通道供電的發(fā)送通道電源模塊，第二塊PCB上有接收通道和給接收通道供電的接收通道電源模塊；所述發(fā)送通道包括第一基帶處理模塊、與第一基帶處理模塊的信號(hào)輸出連接的第一中頻處理模塊、與第一中頻處理模塊的信號(hào)輸出連接的第一射頻處理模塊，所述第一基帶處理模塊的輸入連接PC機(jī)，所述第一射頻處理模塊的輸出連接發(fā)送天線。接收通道包括有第二基帶處理模塊、第二中頻處理模塊和第二射頻處理模塊，所述第二射頻處理模塊的輸入連接接收天線，第二中頻處理模塊的信號(hào)輸入連接第二射頻處理模塊的輸出，第二基帶處理模塊的信號(hào)輸入連接第二中頻處理模塊的輸出，而第二基帶處理模塊的信號(hào)輸出到PC機(jī)；所述第一基帶處理模塊與第二基帶處理模塊之間并行電纜連接。
上述方案中，所述第一基帶處理模塊包括第一DSP(數(shù)字信號(hào)處理器)模塊、用于DSP程序存儲(chǔ)的第一FLASH(閃存)模塊、以及同第一DSP模塊互連并和其協(xié)同工作的第一FPGA(現(xiàn)場可編程門陣列)模塊；所述第一FPGA模塊的輸出分兩路連接到第一中頻處理模塊的輸入端，并通過USB接口與PC機(jī)相連，同時(shí)由通用接口與第二基帶處理模塊并行電纜連接。所述第二基帶處理模塊包括第二DSP模塊、用于DSP程序存儲(chǔ)的第二FLASH模塊、以及同第二DSP互連并和其協(xié)同工作的第二FPGA模塊，所述第二FPGA模塊分兩路連接到第二中頻處理模塊的輸出端，并通過USB接口與PC機(jī)相連，同時(shí)由通用接口與第一基帶處理模塊并行電纜連接；所述第二DSP還連接有兩個(gè)SDRAM(同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)。
第一中頻處理模塊包括DUC(數(shù)字上變頻)和DAC(數(shù)模轉(zhuǎn)換器)芯片、與該芯片輸出端相連的第一AGC(自動(dòng)增益控制)模塊、與第一AGC模塊輸出端相連的第一聲表濾波器、以及連接到第一聲表濾波器輸出端的第二AGC模塊，所述DUC和DAC芯片的輸入端連接第一基帶處理模塊，所述第二AGC模塊的輸出端連接第一射頻處理模塊。第二中頻處理模塊包括第三AGC模塊、與第三AGC模塊輸出端相連的第二聲表濾波器、與第二聲表濾波器輸出端相連的固定增益寬帶運(yùn)放、與該固定增益寬帶運(yùn)放輸出端相連的ADC(模數(shù)轉(zhuǎn)換器)模塊、以及與ADC模塊的輸出端相連的DDC(數(shù)字下變頻)模塊，所述第三AGC模塊的輸入連接到第二射頻處理模塊，所述DDC模塊的輸出連接到第二基帶處理模塊。所述DUC和DAC芯片為AD9857芯片，該芯片與第一FPGA之間的差分時(shí)鐘連接設(shè)有交流阻容耦合電路。所述ADC模塊為AD9433芯片，該芯片與第二FPGA之間的差分時(shí)鐘連接設(shè)有交流阻容耦合電路。
本發(fā)明的特點(diǎn)是采用基于DSP-FPGA的基帶處理方式、數(shù)字中頻技術(shù)，以及將數(shù)字電視系統(tǒng)中的射頻收發(fā)模塊用于CR實(shí)驗(yàn)系統(tǒng)的硬件終端，獲得了構(gòu)成可用于實(shí)際操作的驗(yàn)證CR實(shí)驗(yàn)系統(tǒng)的積極效果。
傳統(tǒng)的無線通信實(shí)驗(yàn)系統(tǒng)通常只能使用預(yù)先分配的確定頻段，其硬件僅支持較小的頻帶范圍，并且只能以固定的帶寬工作。本發(fā)明的CR硬件終端及其構(gòu)成的CR實(shí)驗(yàn)系統(tǒng)與傳統(tǒng)的無線通信實(shí)驗(yàn)系統(tǒng)相比，其有益效果體現(xiàn)在，它可以在整個(gè)電視UHF頻段范圍內(nèi)選擇工作頻段，結(jié)合具體算法，具備分析射頻環(huán)境、判斷授權(quán)用戶(例如電視用戶)的存在和出現(xiàn)，以及根據(jù)分析結(jié)果調(diào)整參數(shù)、采取合理避讓策略等能力，而不會(huì)對(duì)電視頻段上的原始授權(quán)用戶造成不能容忍的影響。


圖1是本發(fā)明的CR實(shí)驗(yàn)系統(tǒng)硬件終端總體結(jié)構(gòu)框圖。
圖2是圖1中的發(fā)送通道第一基帶處理模塊的結(jié)構(gòu)框圖。
圖3是圖1中的接收通道第二基帶處理模塊的結(jié)構(gòu)框圖。
圖4是圖1中的發(fā)送通道第一中頻處理模塊的結(jié)構(gòu)框圖。
圖5是圖1中的接收通道第二中頻處理模塊的結(jié)構(gòu)框圖。
圖6是圖1中CR終端的電源模塊，其中圖6(a)是發(fā)送通道的電源模塊，圖6(b)是接收通道的電源模塊。
圖7是圖4中DUC和DAC模塊的差分時(shí)鐘電路。
圖8是圖5中ADC模塊的差分時(shí)鐘電路。
圖9是圖2和圖3中DSP模塊鎖項(xiàng)環(huán)(PLL)的電源濾波電路。
圖10是圖2和圖3中FPGA模塊鎖項(xiàng)環(huán)(PLL)的電源濾波電路圖11是CR實(shí)驗(yàn)系統(tǒng)示意圖。
具體實(shí)施例方式
下面結(jié)合附圖及實(shí)施例對(duì)本發(fā)明作進(jìn)一步的詳細(xì)描述如圖1所示，一種認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，該終端包括兩塊PCB通道板發(fā)送通道I和給發(fā)送通道I供電的發(fā)送通道電源模塊10、接收通道II和給接收通道II供電的接收通道電源模塊11。發(fā)送通道I包括基帶處理模塊1、與基帶處理模塊1的信號(hào)輸出連接的中頻處理模塊3、與中頻處理模塊3的信號(hào)輸出連接的射頻處理模塊5，所述基帶處理模塊1的輸入連接PC機(jī)9的USB接口，所述射頻處理模塊5的輸出連接發(fā)送天線7。接收通道II包括基帶處理模塊2，與基帶處理模塊2的信號(hào)輸入連接的中頻處理模塊4，與中頻處理模塊4的信號(hào)輸入連接的射頻處理模塊6，所述基帶處理模塊2的信號(hào)輸出連接PC機(jī)9的USB接口，所述射頻處理模塊6的輸入連接接收天線8。發(fā)送通道基帶處理模塊1與接收通道基帶處理模塊2之間通過并行電纜連接。
發(fā)送通道I的基帶處理模塊1通過USB接口接收PC機(jī)9產(chǎn)生的待發(fā)送數(shù)據(jù)文件，完成信源編碼、信道編碼、交織、QAM映射(或QPSK、16QAM等)，然后進(jìn)行OFDM(正交頻分復(fù)用)調(diào)制。在以上數(shù)據(jù)處理過程中，需要加入OFDM同步所需的訓(xùn)練序列和頻域?qū)ьl，同時(shí)根據(jù)CR協(xié)議需要添加校驗(yàn)和控制信息?；鶐幚砟K1處理完畢，將I/Q兩路數(shù)據(jù)送至中頻處理模塊3，完成數(shù)字上變頻、DAC、放大和濾波。射頻處理模塊5采用的是數(shù)字電視系統(tǒng)中使用的成品捷變調(diào)制器，其輸入是模擬中頻信號(hào)(中心頻率36MHz，帶寬8MHz)，輸出能覆蓋電視射頻全頻段，射頻處理模塊5接收中頻處理模塊3輸出的中頻模擬信號(hào)，調(diào)制到指定的射頻頻段，通過發(fā)送天線7發(fā)射出去。接收通道II完成的是發(fā)送通道I的逆過程，射頻處理模塊6采用的數(shù)字電視系統(tǒng)中使用的高頻頭成品，輸入能覆蓋電視射頻全頻段，輸出為36.13MHz中心頻率(和發(fā)送通道中頻頻率36MHz略有差異)、8MHz帶寬的模擬中頻信號(hào)。射頻處理模塊5和6保證了終端可以在整個(gè)VHF/UHF頻段工作。
圖2是基帶處理模塊1的結(jié)構(gòu)框圖，該模塊包括DSP模塊21，用于DSP程序存儲(chǔ)的FLASH模塊23，以及同DSp模塊21互連接并和其協(xié)同工作的FPGA模塊22；FPGA模塊22的輸出分兩路(I/Q)連接到中頻處理模塊3的輸入端，F(xiàn)PGA模塊22通過USB接口與PC機(jī)9相連并且通過并行電纜與接收通道II的基帶處理模塊2進(jìn)行信號(hào)連接。在本實(shí)施例中，DSP模塊21選用的是TI公司的TMS320C6416TGLZ7數(shù)字信號(hào)處理芯片，該芯片系統(tǒng)時(shí)鐘能達(dá)到720M，具有很強(qiáng)的信號(hào)處理能力，F(xiàn)PGA模塊22選用的是Stratix II EP2s30F672C5，內(nèi)部有足夠的硬件乘法器和存儲(chǔ)單元，F(xiàn)LASH模塊23選用的是AM29LV400B。DSP模塊21為整個(gè)基帶處理模塊1的控制單元并且負(fù)責(zé)部分的數(shù)據(jù)處理，其通過EMIFA(外部存儲(chǔ)器接口A)和FPGA模塊22連接，進(jìn)行數(shù)據(jù)交互，并且將DSP模塊21的McBSP1(多通道緩沖串口1)、2個(gè)外部中斷和GPIO(通用I/O)引腳都連接到了FPGA模塊22，通過FPGA模塊22靈活地分配以控制其他器件；DSP模塊21的外圍電路包括FLASH模塊23、時(shí)鐘電路和復(fù)位芯片(MAX708S)，其中FLASH模塊23通過EMIFB(外部存儲(chǔ)器接口B)和DSP模塊21相連；FPGA模塊22和DSP模塊21協(xié)作共同完成整個(gè)系統(tǒng)基帶部分?jǐn)?shù)據(jù)處理，并將其分為I/Q兩路輸出至中頻處理模塊3。FPGA模塊22負(fù)責(zé)通過USB接口接收PC機(jī)的數(shù)據(jù)并且與接收通道II通信，其中USB接口是通過CYPRESS公司的CY7C68013接口轉(zhuǎn)接芯片實(shí)現(xiàn)的，與接收通道II通信接口通過直接連接發(fā)送通道I和接收通道II的通用IO引腳來實(shí)現(xiàn)。
圖3是接收通道II基帶處理模塊2的結(jié)構(gòu)框圖，該模塊包括DSP模塊31，用做DSP程序存儲(chǔ)的FLASH模塊33，用做數(shù)據(jù)存儲(chǔ)的SDRAM存儲(chǔ)器35和36，以及與DSP模塊31互連并和其協(xié)同工作的FPGA模塊32；FPGA模塊32分兩路(I/Q)連接中頻處理模塊4的輸出端，F(xiàn)PGA模塊32通過USB接口與PC機(jī)9相連并且通過并行電纜與發(fā)送通道I進(jìn)行連接。在本實(shí)施例中，DSP模塊31，F(xiàn)PGA模塊32和FLASH模塊33選用的芯片和發(fā)送通道I基帶處理模塊1中的模塊21、22、23的芯片相同，SDRAM存儲(chǔ)器35和36選用的是兩片MT48LC4M32B2。DSP模塊31的外圍電路增加了兩片SDRAM，用于在數(shù)據(jù)處理過程中暫存中間環(huán)節(jié)的數(shù)據(jù)；FPGA模塊32和DSP模塊31的由EMIFB連接。
圖4是本發(fā)明的發(fā)送通道中頻處理模塊3的結(jié)構(gòu)框圖。該模塊包括DUC和DAC芯片41、與該芯片41輸出端相連的第一級(jí)AGC模塊42、與AGC模塊42輸出端相連的聲表濾波器43、以及連接到聲表濾波器43輸出端的第二級(jí)AGC模塊44，所述芯片41的兩路(I/Q)輸入端連接發(fā)送通道基帶處理模塊1，所述第二級(jí)AGC模塊44的輸出端連接發(fā)送通道射頻處理模塊5。在本實(shí)施例中，DUC和DAC芯片41是由AD9857一個(gè)芯片完成的，其內(nèi)部系統(tǒng)頻率可以達(dá)到200MHz，可以通過SPI(串行外設(shè)接口)總線控制其目標(biāo)頻率、內(nèi)插率和增益，其功能是將基帶處理模塊1的基帶I/Q數(shù)據(jù)，進(jìn)行數(shù)字上變頻到36.15M的中心頻率上并且進(jìn)行數(shù)模轉(zhuǎn)換，其SPI線是通過FPGA22連接到DSP21的McBSP1；兩個(gè)AGC模塊均選用AD8369，AD8369的增益可以在-10dB到+35dB配置，它的控制接口連接到FPGA22的通用I/O引腳；聲表面波濾波器43選用的是36.15M中心頻率8M帶寬的LBN03601，其典型衰減是27.8dB。
圖5是本發(fā)明的接收通道中頻處理模塊4的電路框圖。該模塊包括AGC模塊51、與AGC模塊51輸出端相連的聲表濾波器52、與聲表濾波器52輸出端相連的固定增益寬帶運(yùn)放53、與該固定增益寬帶運(yùn)放53輸出端相連的ADC模塊54、以及與ADC模塊54的輸出端相連的DDC模塊55，所述AGC模塊51的輸入連接接收通道射頻處理模塊6，所述DDC模塊55的兩路(I/Q)輸出連接到接收通道基帶處理模塊2。在本實(shí)施例中，AGC模塊51、聲表濾波器52和發(fā)送通道中頻處理模塊3中的模塊42、43是相同的。AGC模塊51的控制引腳連接到FPGA32的通用I/O引腳上；固定增益寬帶運(yùn)放53采用的是AD8350-20，其增益為20dB；ADC模塊54選用的是AD9433，采樣率為105MSPS，能夠采樣的信號(hào)的最高頻率為350MHz；DDC模塊55選用的是GC1012B，采樣率可以達(dá)到100MSPS，可以輸出不同寬度的復(fù)信號(hào)或?qū)嵭盘?hào)，可以控制輸出增益，其控制接口為并行接口，連接到FPGA32的通用I/O接口。
圖6是本發(fā)明的電源模塊，其中圖6(a)是發(fā)送通道I的電源模塊10，圖6(b)是接收通道II的電源模塊11。電源模塊10包括連接外部電源的5V電壓輸出的大電流電源芯片61，該芯片61輸出端連接1.2V電壓輸出的大電流電源芯片62、3.3V電壓輸出的大電流電源芯片63和3.3V電壓輸出LDO(低壓差線性穩(wěn)壓器)芯片64；電源模塊11包括連接外部電源的5V電壓輸出的大電流電源芯片65，該芯片65的輸出端連接1.2V電壓輸出的大電流電源芯片66、3.3V電壓輸出的大電流電源芯片67和2.85V電壓輸出LDO芯片68，以及連接外部電源輸入的5V輸出LDO芯片69；由于DSP和FPGA的核電壓要求比較苛刻，電流較大，所以芯片的選擇特別重要。本實(shí)施例中電源芯片61和65選擇的是LM2678，電源芯片62、63和66、67選擇的是TI的電源模塊PT6944，能同時(shí)提供1.2V和3.3V電壓，電源芯片64、68和69選擇的是AMS1117系列芯片，各電源芯片基本參數(shù)如表1所示。在本實(shí)施例中選用的這些電源芯片，能夠滿足DSP和FPGA在滿負(fù)荷時(shí)的需求，保證了終端的正常工作。
表1 電源芯片的基本參數(shù)

圖7和圖8是分別是圖4中的DUC和DAC模塊41(AD9857)和圖5中的ADC模塊54(AD9433)的差分時(shí)鐘電路。AD9857和FPGA22采用交流阻容耦合方式連接，圖7中兩個(gè)輸入端口CLKp、CLKn分別連接FPGA 22增強(qiáng)型PLL(鎖項(xiàng)環(huán))的差分輸出引腳的正、負(fù)端，其中電阻R97～100為AD9857的時(shí)鐘提供共模偏置電壓(2V)，在AD9857的差分時(shí)鐘輸入引腳之間設(shè)有阻值為100Ω的電阻R96用作阻抗匹配，clkp_1和clkn_1分別連接AD9857的時(shí)鐘輸入的正、負(fù)端。AD9433在芯片內(nèi)部為PECL信號(hào)提供了共模偏置(3.75V)，即要求輸入時(shí)鐘電平為PECL(不是LVPECL)，可以通過圖8中的交流阻容耦合解決FPGA32和AD9433共模電平不一致的問題，該電路中兩個(gè)輸入端口ENCp、ENCn分別連接FPGA 32增強(qiáng)型PLL(鎖項(xiàng)環(huán))的差分輸出引腳的正、負(fù)端，AD9433_ENCp、AD9433_ENCn分別連接AD9433時(shí)鐘輸入的正、負(fù)端，在AD9433的差分時(shí)鐘輸入引腳之間設(shè)有阻值為100Ω的電阻R17用作阻抗匹配。
DSP和FPGA的PLL對(duì)供電質(zhì)量要求非常高，本發(fā)明分別采用了圖9和圖10所示的電路對(duì)PLL的電源進(jìn)行濾波。DSP模塊(21)、(31)的鎖項(xiàng)環(huán)電源的輸入引腳均接有圖9的電路。FPGA模塊(22)、(32)的鎖項(xiàng)環(huán)電源引腳都要接一個(gè)圖10所示的電路。
圖11為由本發(fā)明CR終端構(gòu)成的整個(gè)實(shí)驗(yàn)系統(tǒng)示意圖。該系統(tǒng)由以下幾部分組成5個(gè)CR終端用戶NO.1～NO.5，其中NO.為中心用戶，NO.1～NO.4為普通用戶，為配合驗(yàn)證CR實(shí)驗(yàn)系統(tǒng)的基本功能，引入了一個(gè)電視信號(hào)發(fā)射機(jī)(圖11中的TV信號(hào)發(fā)射塔)和若干電視接收機(jī)(圖11中的TV)。該CR實(shí)驗(yàn)系統(tǒng)可以在直徑為300m的區(qū)域內(nèi)任意兩個(gè)普通CR用戶之間進(jìn)行不支持QoS、數(shù)據(jù)率在5M/bps以內(nèi)的無線數(shù)據(jù)通信，并且在通信過程中能夠檢測(cè)授權(quán)用戶。若授權(quán)用戶出現(xiàn)，則切換的新的空閑信道維持原通信。中心用戶NO.5的數(shù)據(jù)庫存儲(chǔ)著系統(tǒng)內(nèi)頻譜的使用情況，它負(fù)責(zé)為其他用戶預(yù)先分配頻段，以廣播的方式傳送信道分配信息，它不參與數(shù)據(jù)業(yè)務(wù)的接續(xù)。其他普通用戶通信前從中心用戶NO.5獲得自己的通信頻段，然后進(jìn)行通信。在具體的實(shí)驗(yàn)過程中，本系統(tǒng)工作在614-734MHz頻段，任何兩個(gè)CR用戶之間通信采用FDD雙工方式，不同用戶采用FDMA方式實(shí)現(xiàn)多址，每個(gè)CR用戶的上下行信道分別占用8M帶寬，中心用戶NO.5的廣播信道也是8M帶寬。
按照上面的試驗(yàn)方案，本發(fā)明能夠驗(yàn)證CR的基本功能，實(shí)現(xiàn)了感知頻率、在時(shí)間和空間域等頻譜環(huán)境實(shí)現(xiàn)頻譜共享，達(dá)到了預(yù)期的實(shí)驗(yàn)效果。
權(quán)利要求
1.一種認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，其特征是，該終端包括兩塊印刷電路板，第一塊印刷電路板上設(shè)有發(fā)送通道(I)和給發(fā)送通道(I)供電的發(fā)送通道電源模塊(10)；第二塊印刷電路板上設(shè)有接收通道(II)和給接收通道(II)供電的接收通道電源模塊(11)；所述發(fā)送通道(I)包括第一基帶處理模塊(1)、與第一基帶處理模塊(1)的信號(hào)輸出連接的第一中頻處理模塊(3)、與第一中頻處理模塊(3)的信號(hào)輸出連接的第一射頻處理模塊(5)，所述第一基帶處理模塊(1)的輸入連接PC機(jī)(9)，所述第一射頻處理模塊(5)的輸出連接發(fā)送天線(7)；所述接收通道(II)包括有第二基帶處理模塊(2)、第二中頻處理模塊(4)和第二射頻處理模塊(6)；所述第二射頻處理模塊(6)的輸入連接接收天線(8)，所述第二中頻處理模塊(4)的信號(hào)輸入連接第二射頻處理模塊(5)的輸出，所述第二基帶處理模塊(2)的信號(hào)輸入連接第二中頻處理模塊(4)的輸出，第二基帶處理模塊(2)的信號(hào)輸出連接到PC機(jī)(9)；所述第一基帶處理模塊(1)與第二基帶處理模塊(2)之間并行電纜連接。
2.根據(jù)權(quán)利要求1所述的認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，其特征是，所述第一基帶處理模塊(1)包括第一DSP模塊(21)、用于DSP程序存儲(chǔ)的第一FLASH模塊(23)、以及同第一DSP模塊(21)互連并和其協(xié)同工作的第一FPGA模塊(22)；所述第一FPGA模塊(22)的輸出分兩路連接到第一中頻處理模塊(3)的輸入端，第一FPGA模塊(22)的輸入由USB接口與PC機(jī)(9)相連，同時(shí)由通用接口與第二基帶處理模塊(2)并行電纜連接。
3.根據(jù)權(quán)利要求1所述的認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，其特征是，所述第二基帶處理模塊(2)包括第二DSP模塊(31)、用于DSP程序存儲(chǔ)的第二FLASH模塊(33)、以及同第二DSP模塊(31)互連并和其協(xié)同工作的第二FPGA模塊(32)，所述第二FPGA模塊(32)的輸入分兩路連接到第二中頻處理模塊(4)的輸出端，第二FPGA模塊(32)的輸出由USB接口與PC機(jī)(9)相連，同時(shí)由通用接口與第一基帶處理模塊(1)并行電纜連接；所述第二DSP模塊(31)還連接有兩個(gè)SDRAM(35)和(36)。
4.根據(jù)權(quán)利要求1所述的認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，其特征是，所述第一中頻處理模塊(3)包括DUC和DAC芯片(41)、與該芯片(41)輸出端相連的第一AGC模塊(42)、與第一AGC模塊(42)輸出端相連的第一聲表濾波器(43)、以及連接到第一聲表濾波器(43)輸出端的第二AGC模塊(44)，所述DUC和DAC芯片(41)的輸入端連接第一基帶處理模塊(1)，所述第二級(jí)AGC模塊(44)的輸出端連接第一射頻處理模塊(5)。
5.根據(jù)權(quán)利要求1所述的認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，其特征是，所述第二中頻處理模塊(4)包括第三AGC模塊(51)、與第三AGC模塊(51)輸出端相連的第二聲表濾波器(52)、與第二聲表濾波器(52)輸出端相連的固定增益寬帶運(yùn)放(53)、與該固定增益寬帶運(yùn)放(53)輸出端相連的ADC模塊(54)、以及與ADC模塊(54)的輸出端相連的DDC模塊(55)，所述第三AGC模塊(51)的輸入連接到第二射頻處理模塊(6)，所述DDC模塊(55)的輸出連接到第二基帶處理模塊(2)。
6.根據(jù)權(quán)利要求4所述的認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，其特征是，所述DUC和DAC芯片(41)為AD9857芯片，該芯片與第一FPGA(22)之間的差分時(shí)鐘連接設(shè)有交流阻容耦合的電路。
7.根據(jù)權(quán)利要求5所述的認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，其特征是，所述ADC模塊(54)為AD9433芯片，該芯片與第二FPGA(32)之間的差分時(shí)鐘連接設(shè)有交流阻容耦合電路。
全文摘要
本發(fā)明公開了一種認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的硬件終端，包括兩塊PCB，一塊PCB為發(fā)送通道和發(fā)送通道電源模塊，另一塊PCB為接收通道和接收通道電源模塊；發(fā)送通道包括第一基帶處理模塊、第一中頻處理模塊和第一射頻處理模塊，第一基帶處理模塊的輸入連接PC機(jī)，第一射頻處理模塊的輸出連接發(fā)送天線。接收通道包括第二基帶處理模塊、第二中頻處理模塊和第二射頻處理模塊，第二射頻處理模塊的輸入連接接收天線，第二基帶處理模塊的信號(hào)輸出到PC機(jī)；第一基帶處理模塊與第二基帶處理模塊之間由并行電纜連接。本發(fā)明基于DSP－FPGA的基帶處理方式、數(shù)字中頻技術(shù)和數(shù)字電視射頻技術(shù)的硬件終端，實(shí)現(xiàn)了可用于實(shí)際操作的CR實(shí)驗(yàn)系統(tǒng)。
文檔編號(hào)H04J1/04GK1885742SQ20061004302
公開日2006年12月27日 申請(qǐng)日期2006年6月26日 優(yōu)先權(quán)日2006年6月26日
發(fā)明者鄧建國, 羅新民, 郭浩, 李忠寶, 馬楠, 郝紅利, 彭尚坤, 鐘銳, 凌松, 鄭爭兵 申請(qǐng)人:西安交通大學(xué)