專利名稱：高精度的無乘法器的數(shù)字余弦變換電路及其變換方法
技術領域：
本發(fā)明涉及一種無乘法器的數(shù)字余弦變換電路及其變換方法。
背景技術：
大多數(shù)靜態(tài)圖像壓縮標準(如JPEG)和動態(tài)圖像壓縮標準(如MPEG1，MPEG2，MPEG4，H263等)編碼過程中，首先采用數(shù)字余弦變換(Digital Cosine Transform，DCT)模塊對原始圖像數(shù)據(jù)(或運動估計后的圖像數(shù)據(jù))進行時域到頻域的變換，然后采用量化器對頻域信號(即DCT的結果)進行量化，最后對量化后的頻域信號進行壓縮。在此過程中，量化器完成將頻域信號除以特定的量化系數(shù)的操作，通常采用將頻域信號乘以量化系數(shù)的倒數(shù)來實現(xiàn)。
解碼過程為首先將壓縮后的碼流解壓得到量化后的頻域信號，然后對其反量化得到正確的頻域信號(即DCT的結果)，最后由反向數(shù)字余弦變換(Invert DigitalCosine Transform，IDCT)模塊生成原始圖像數(shù)據(jù)(或運動估計后的圖像數(shù)據(jù))。在此過程中，量化器將量化后的頻域信號乘以特定的量化系數(shù)，以恢復正確的頻域信號。
總之，DCT(及IDCT)和量化器是圖像壓縮(解壓)過程中最重要的計算步驟。設計一種便于硬件實現(xiàn)的低復雜度的DCT(及IDCT)和量化器，對提高系統(tǒng)性能、降低系統(tǒng)功耗、降低系統(tǒng)成本具有重要意義。
靜態(tài)圖像壓縮標準和動態(tài)圖像壓縮標準中使用的DCT算法為8x8二維DCT，如下所示F(u,v)=14C(u)C(v)Σx=7Σ0y=07f(x,y)cos(2x+1)uπ16cos(2y+1)vπ16]]>u，v，x，y＝0，1，2，…7x，y為空域坐標，u，v為頻域坐標C(u),C(v)=12foru,v=01otherwise]]>IDCT算法為8x8二維IDCT，如下所示
f(x,y)=14Σu=7Σ0v=07C(u)C(v)F(u,v)cos(2x+1)uπ16cos(2y+1)vπ16]]>在硬件實現(xiàn)中，通常將8x8二維DCT可分解為16次一維8點DCT(如圖1所示)，一維DCT、IDCT如下F(u)=12C(u)Σx=07f(x)cos(2x+1)uπ16]]>f(x)=12Σu=07C(u)F(u)cos(2x+1)uπ16]]>可見，上述DCT、IDCT公式中包含大量的乘法，現(xiàn)有的各種軟件算法和硬件電路結構旨在減少乘法的次數(shù)，但過于復雜的算法不利于硬件電路實現(xiàn)。此外，DCT和IDCT使用同一結構也是硬件電路實現(xiàn)需要考慮的重要因素。
比如，已有的一維DCT、IDCT電路通常采用圖2和圖3所示的分解方案，以下根據(jù)提出者分別稱為Chen方案和Loeffler方案。這兩個方案不僅減少了所需的乘法的次數(shù)，而且具有良好的結構對稱性便于用硬件電路實現(xiàn)，尤其是DCT和IDCT可使用同一結構實現(xiàn)。Chen方案和Loeffler方案的核心計算單元為交叉乘加單元電路(如圖4所示)，該單元電路包含四個乘法和兩個加法(out1＝in1*a+in2*b；out2＝in2*a-in1*b)。該計算單元電路的逆運算正是該計算單元電路本身，所以Chen方案和Loeffler方案的DCT和IDCT可使用同一電路實現(xiàn)。
許多已有的方案用幾個串聯(lián)的移位和加減法(如圖5所示)來替代圖4所示的交叉乘加單元(out1＝in1*p1+in2；out2＝in1*(1-p1*p2)-in2*p2)，并通過選擇二進制表達位數(shù)盡可能少的p值，用加法來替代乘法。由于p取值的限制，圖5的輸出還需其乘以一個特定的比例系數(shù)s以得到和圖4相同的結果?！俺艘砸粋€特定的比例系數(shù)s”的操作可在一維DCT變換的最后進行(如圖6所示)。進一步，可將兩次“乘以一個特定比例系數(shù)s”的操作合并到8x8二維DCT的最后進行(如圖7所示)。這樣，這類方案就取消了大部分乘法計算。
通常，靜態(tài)圖像壓縮標準和動態(tài)圖像壓縮標準中，DCT變換的結果將送入量化器，在量化器中除以量化系數(shù)，即乘以量化系數(shù)的倒數(shù)。所以，可將“乘以一個總比例系數(shù)”與量化器中“乘以量化系數(shù)的倒數(shù)”合并為一次乘法，通常這種類型的DCT變換又被稱為“無乘法器DCT變換”或“帶比例系數(shù)的DCT變換”(如圖8所示)。
但是，在使用幾次串聯(lián)的移位和加減法來替代一個乘法的方案計算精度不高。如果要達到IEEE Std 1180-1990標準的要求，所需的加減法可能大于節(jié)約下來的乘法。此外，串聯(lián)的移位和加減法使計算的步驟增多，造成計算時延增大，不利于用硬件實現(xiàn)高速DCT電路。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術問題是提供一種高精度的無乘法器的硬件電路，僅用很少的移位器和加法器來代替乘法器，并可達到很高的計算精度。
為了解決上述技術問題，本發(fā)明所采用的技術方案是一種高精度的無乘法器的數(shù)字余弦變換電路，其特征在于，包括電路連接的第一單元電路、第二單元電路、寄存器；其中，所述的第一單元電路由4個第一加減法器構成，包括4個輸入端和4個輸出端；所述的第二單元電路由16個移位器和12個加減法器組成，每兩個移位器后均對應連接一第二加減法器，每兩個第二加減法器后還均對應連接一第三加減法器，每四個移位器共用一個輸入端，每一個第三加減法器均設有一個輸出端；所述第一單元電路、第二單元電路的輸入端、輸出端均與寄存器相連接。
進一步地，本發(fā)明還提供一種高精度的無乘法器的數(shù)字余弦變換和量化方法，使得h2/h6≈C6/C2，h3/h5≈C3/C5，h1/h7≈C1/C7和h4/h0≈C4/C0，其中Ck＝cos(k∏/16)(k＝0，1，，…，7)，各h取值為為自然數(shù)，其二進制表達需要的位數(shù)盡可能少，并且其中包含的“1”或“-1”的個數(shù)最少；計算過程包括如下步驟步驟1、用兩個移位器和一個加減法器來代替一個乘法器，以完成帶比例系數(shù)s的數(shù)字余弦變換；步驟2、將變換輸出結果在量化器中乘上L，其中L為s除以量化系數(shù)，得到量化后的DCT變換結果。
進一步地，本發(fā)明的高精度的無乘法器的反向數(shù)字余弦變換電路的結構與所述數(shù)字余弦變換電路結構相同，其包括電路連接的第一單元電路、第二單元電路、寄存器；其中，所述的第一單元電路由4個第一加減法器構成，包括4個輸入端和4個輸出端；
所述的第二單元電路由16個移位器和12個加減法器組成，每兩個移位器后均對應連接一第二加減法器，每兩個第二加減法器后還均對應連接一第三加減法器，每四個移位器共用一個輸入端，每一個第三加減法器均設有一個輸出端；所述第一單元電路、第二單元電路的輸入端、輸出端均與寄存器相連接。
進一步地，本發(fā)明的高精度的無乘法器的反向數(shù)字余弦變換和量化方法，首先選擇特定值s’，s’與s相差一個比例系數(shù)。
計算過程包括如下步驟步驟1、將DCT變換結果乘以L’，得到x值，其中L’為s’與量化系數(shù)的積；步驟2、用兩個移位器和一個加減法器來代替一個乘法器，以完成帶比例系數(shù)s’的反向數(shù)字余弦變換，得到正確的反量化和反向數(shù)字余弦變換結果；本發(fā)明的優(yōu)點是1、通過選擇特定的數(shù)，硬件電路中無需使用耗費資源較多的乘法器。是一種“無乘法器DCT變換”；2、結構上具有高度的并行性和一致性，硬件計算單元可重復利用，故硬件電路極為簡單；3、DCT、IDCT可用同一硬件電路實現(xiàn)；4、可到達很高的計算精度。


圖1是用一維8點DCT實現(xiàn)8x8二維DCT的原理框2現(xiàn)有的Chen方案硬件計算電路的原理框圖。
圖3是現(xiàn)有的Loeffler方案硬件計算電路的原理框圖。
圖4是現(xiàn)有的Chen方案和Loeffler方案中的交叉乘加單元示意圖。
圖5是現(xiàn)有的串聯(lián)的移位和加減法的計算單元示意圖。
圖6是在一維DCT變換的最后進行乘法操作的原理框圖。
圖7是在二維DCT變換的最后進行乘法操作的原理框圖。
圖8是無乘法器的DCT變換和量化器相結合的原理框圖。
圖9是本發(fā)明的DCT(及IDCT)變換電路原理示意圖。
圖10是圖9所示的計算單元電路分解示意原理圖。
圖11是圖10所示的A單元的電路結構示意圖。
圖12是圖10所示的B單元的電路結構示意圖。
圖13是圖9所示的DCT變換的流水線結構示意圖。
圖14是圖9所示的IDCT變換的流水線結構示意圖。
圖15是本發(fā)明的另一具體實施例的DCT變換電路原理示意圖。
具體實施例方式
本發(fā)明采用另一思路來實現(xiàn)Chen方案中的交叉乘加單元電路，實現(xiàn)了一種高精度的“無乘法器DCT變換電路”，現(xiàn)詳細描述如下如圖5所示，將Chen方案和Loeffler方案的核心計算單元的乘法因子a，b都除以s，則輸出也被除以s，故還需將輸出其乘以s以得到正確結果。本發(fā)明的核心思想是通過改變s值，來選擇合適的A，B值，使得A≈a/s和B≈b/s，其中A，B為自然數(shù)，其二進制表達需要的位數(shù)盡可能少，并且其中包含的“1”或“-1”的個數(shù)最少。例如限制A和B為小于等于24的自然數(shù)，且僅包含不多于2個“1”或“-1”，則乘以A或B可用兩個移位器和一個加減法器來替代乘法器，其中，移位器可將一個二進制數(shù)左移位0~4比特。A，B可選的數(shù)為1，2，3，4，5，6，7(7＝8-1)，8，9，10，12，14(14＝16-2)，15(15＝16-1)，16，17，18，20和24。其他的數(shù)包括11，13，19，21，22，和23無法表示為2個“1”或“-1”的二進制數(shù)。
本發(fā)明提出一維無乘法器DCT變換電路如圖9所示。由推導可知，“乘以一個特定的比例系數(shù)s”可在二維DCT的最后進行，并與量化器中“乘以量化系數(shù)的倒數(shù)”合并為一次乘法，如圖8所示。
下面結合圖2，詳細說明圖9中的h和s值的計算方法對于中{v2，v3}-＞{x2，x3}的計算單元，可作如下處理考慮到c2＝cos(2π/16)＝0.92387953c6＝cos(6π/16)＝0.38268343c2c6=2.41421356≈125]]>我們可選擇h2＝12h6＝5這樣我們可以得到誤差小于0.5％的近似結果
h2h22+h62=0.92307692=0.99913126c2≈c2]]>h6h22+h62=0.38461538=1.00504843c6≈c6]]>對于圖2中{w4，w7}-＞{x4，x7}的計算單元，可作如下處理考慮到c1＝cos(π/16)＝0.98078528c7＝cos(7π/16)＝0.19509032c1c7=5.0273394≈5]]>我們選擇h1＝5h7＝1這樣我們可以得到誤差小于0.6％的近似結果h1h12+h72=0.98058067=1.00020865c1≈c1]]>h7h12+h72=0.19611613=0.99576935c7≈c7]]>對于圖2中{w5，w6}-＞{x5，x6}的計算單元，可作如下處理考慮到c3＝cos(3π/16)＝0.83146961c5＝cos(5π/16)＝0.55557023c3c5=1.49660576≈32]]>我們選擇h3＝3h5＝2這樣我們可以得到誤差小于0.2％的近似結果h3h32+h52=0.83205029=1.00069838c3≈c3]]>h5h32+h52=0.55470019=0.99843397c5≈c5]]>對于圖2中{u4，u5，u6，u7}-＞{v4，v5，v6，v7}的計算單元，可作如下處理
c4=cos(4π/16)=0.70710678≈1217]]>這樣我們可以得到誤差小于0.2％的近似結果h0＝17h4＝12h4h0=0.70588235=0.99826840c4≈c4]]>對于s0，s1，s2，s3可根據(jù)下式得到s0＝4c4s2=2h22+h62]]>s1=12·(c0h0+c4h4)h12+h72]]>s3=12·(c0h0+c4h4)h32+h52]]>利用電路結構的對稱性和一致性，圖9所示的計算單元可按圖10所示分解為7部分，(輸入f、輸出F和中間變量u，v，w，x保存在寄存器中，通常為二進制補碼表示)。其中，部分A1，A2，A3，A4完全一致，由4個第一加減法器1構成，包括4個輸入端和4個輸出端，可共享一個第一單元電路，如圖11所示，(在硬件電路設計中，一般不區(qū)分補碼加法器和補碼減法器，合稱補碼加減法器)。部分B1，B2，B3，B4也可共享一個第二單元電路，該第二單元電路由16個移位器和12個加減法器組成，每兩個移位器2后均對應連接一第二加減法器3，每兩個第二加減法器3后還均對應連接一第三加減法器4，每四個移位器2共用一個輸入端，每一個第三加減法器均設有一個輸出端。如圖12所示。所述寄存器與第一單元電路、第二單元電路的輸入輸出端均相連接。
第一單元電路中，輸出信號out0和輸出信號out1為輸入信號in0與輸入信號in1的和或者差；輸出信號out2和輸出信號out3為輸入信號in2和輸入信號in3的和或者差。第二單元電路中，將輸入信號in0移位得到信號in0_0和信號in0_1，再求和(或者差)得到輸出信號out0_0，則輸出信號out0_0為輸入信號in0乘上h的積；先將輸入信號in1移位得到信號in1_0和信號in1_1，再求和(或者差)得到輸出信號out0_1，則輸出信號out0_1為輸入信號in1乘上h的積；最后，求輸出信號out0_0與輸出信號out0_1的和或者差得到輸出信號out0。
本發(fā)明的DCT變換電路可采用圖13所示的流水線方式，可達到4個時鐘周期完成一次一維DCT變換的處理速度。圖13中橫軸表示時間，每個A或B部分用1個時鐘周期完成。任一時刻最多完成一個A部分和一個B部分的計算，所以只需一個A單元電路和一個第二單元電路即可實現(xiàn)本發(fā)明，并可達到4個時鐘周期完成一次一維DCT變換的處理速度。
如圖13所示，本發(fā)明的電路是按以下步驟工作完成DCT變換和量化(假設s除以量化系數(shù)得到L)步驟1從寄存器中取出{f1，f6，f2，f5}作為第一單元電路的輸入，則第一單元電路的輸出為{u1，u6，u2，u5}，存入寄存器；步驟2從寄存器中取出{f0，f7，f3，f4}作為第一單元電路的輸入，則第一單元電路的輸出為{u0，u7，u3，u4}，存入寄存器；步驟3從寄存器中取出{u1，u2，u3，u0}作為第一單元電路的輸入，則第一單元電路的輸出為{v1，v2，v3，v0}，存入寄存器；同時，從寄存器中取出{u7，u4，u5，u6}作為第二單元電路的輸入，則第二單元電路的輸出為{v7，v4，v5，v6}，存入寄存器；步驟4從寄存器中取出{v4，v5，v6，v7}作為第一單元電路的輸入，則第一單元電路的輸出為{w4，w5，w6，w7}，存入寄存器；同時，從寄存器中取出{v1，v0，v2，v3}作為第二單元電路的輸入，則第二單元電路的輸出為{x1，x0，x2，x3}，存入寄存器；步驟5從寄存器中取出{w4，w7，w5，w6}作為第二單元電路的輸入，則第二單元電路的輸出為{x4，x7，x5，x6}，存入寄存器；同時，從寄存器中取出下一次一維DCT變換的{f1，f6，f2，f5}作為第一單元電路的輸入，則第一單元電路的輸出為下一次一維DCT變換的{u1，u6，u2，u5}，存入寄存器；步驟6重復步驟2~5，直至16次一維DCT變換完成；步驟7將得到的x值乘上L，得到8x8二維DCT變換的結果；IDCT電路Chen方案具有結構對稱性，將圖2中的數(shù)據(jù)流方向取反，即可得到Chen方案的IDCT電路。這是因為圖2中所有的交叉乘加計算單元的逆運算就是該計算單元本身。
本發(fā)明繼承了Chen方案的這一特性，將圖9中的數(shù)據(jù)流方向取反，即可得到本發(fā)明的IDCT電路原理圖。有所不同的是，B計算單元的逆運算與B計算單元相差一個比例系數(shù)。該比例系數(shù)可在s中加以補償，以下為IDCT時s’的取值。
s0′=1s0]]>s2′=1s2·(h22+h62)]]>s1′=1s1·(h12+h72)h0h4]]>s3′=1s3·(h32+h52)h0h4]]>所以，本發(fā)明中DCT變換和IDCT變換可用同一電路實現(xiàn)。如圖14所示，本發(fā)明的電路是按以下步驟工作完成反量化和IDCT變換(假設s’與量化系數(shù)的積為L’)步驟1將8x8二維DCT變換的結果乘以L’，得到x值；步驟2從寄存器中取出{x4，x7，x5，x6}作為第二單元電路的輸入，則第二單元電路的輸出為{w4，w7，w5，w6}，存入寄存器；步驟3從寄存器中取出{w4，w5，w6，w7}作為A單元電路的輸入，則第一單元電路的輸出為{v4，v5，v6，v7}，存入寄存器；同時，從寄存器中取出{x1，x0，x2，x3}作為第二單元電路的輸入，則第二單元電路的輸出為{v1，v0，v2，v3}，存入寄存器；步驟4從寄存器中取出{v1，v2，v3，v0}作為第一單元電路的輸入，則第一單元電路的輸出為{u1，u2，u3，u0}，存入寄存器；同時，從寄存器中取出{v7，v4，v5，v6}作為第二單元電路的輸入，則第二單元電路的輸出為{u7，u4，u5，u6}，存入寄存器；步驟5從寄存器中取出{u0，u7，u3，u4}作為第一單元電路的輸入，則第一單元電路的輸出為{f0，f7，f3，f4}，存入寄存器；步驟6從寄存器中取出{u1，u6，u2，u5}作為第一單元電路的輸入，則第一單元電路的輸出{f1，f6，f2，f5}，存入寄存器；同時，從寄存器中取出下一次一維DCT變換的{x4，x7，x5，x6}作為第二單元電路的輸入，則第二單元電路的輸出為下一次一維DCT變換的{w4，w7，w5，w6}，存入寄存器；步驟7重復步驟3~6，直至16次一維IDCT變換完成；如圖15所示本發(fā)明的另一具體實施例(Loeffler)中可類似地選擇
h2＝12h6＝5h1＝5h7＝1h3＝3h5＝2對于t0和t1，可按如下處理，考慮到r0=1h32+h52=0.27735009]]>r1=1h12+h72=0.19611613]]>r0r1=2613=2≈1712]]>我們選擇t0＝17t1＝12這樣我們可以得到誤差小于0.1％的近似結果t012(t0r0+t1r1)=0.27759043=1.000866551r0≈r0]]>t112(t0r0+t1r1)=0.19594619=0.999133448r1≈r1]]>總之，對于DCT變換s0＝c4s2=1h22+h62]]>s1=c412(t0r0+t1r1)]]>s3=112(t0r0+t1r1)]]>對于IDCT變換
s0′=1s0]]>s2′=1s2·(h22+h62)]]>s1′=1s1·(h12+h72)t0t1]]>s3′=1s3·(h32+h52)t0t1]]>類似地，本具體實施例中的DCT變換電路和IDCT變換電路也可由一個A單元電路(如圖11)和一個B單元電路(如圖12)實現(xiàn)。但是，只能達到5個時鐘周期完成一次一維DCT變換的處理速度。
以上各例的計算誤差在1％以內(nèi)，可滿足大部分圖像壓縮標準的要求。為達到更高的計算精度，我們可在更大的范圍尋找h值，來逼近C7/C1，C6/C2，C5/C3和C4。若采用h為小于等于224的自然數(shù)，且僅包含不多于3個“1”或“-1”，則可達到IEEE Std 1180-1990標準的要求。
本發(fā)明的保護范圍并不局限于上述具體實施例，凡本領域內(nèi)技術人員所熟知的技術變換均落在本發(fā)明的保護范圍內(nèi)，比如對本發(fā)明的電路原理9和圖15可有不同的分解方法和不同的流水線結構；在本發(fā)明的電路原理9和圖15中可采用不同的特殊數(shù)對h值及其各種組合。
權利要求
1.一種高精度的無乘法器的數(shù)字余弦變換電路，其特征在于，包括電路連接的第一單元電路、第二單元電路、寄存器；其中，所述的第一單元電路由4個第一加減法器構成，包括4個輸入端和4個輸出端；所述的第二單元電路由16個移位器和12個加減法器組成，每兩個移位器后均對應連接一第二加減法器，每兩個第二加減法器后還均對應連接一第三加減法器，每四個移位器共用一個輸入端，每一個第三加減法器均設有一個輸出端；所述第一單元電路、第二單元電路的輸入端、輸出端均與寄存器相連接。
2.一種高精度的無乘法器的數(shù)字余弦變換和量化方法，其特征在于，首先選擇特定s值，使得A≈a/s和B≈b/s，其中a、b為乘法因子，A，B為自然數(shù)，其二進制表達需要的位數(shù)盡可能少，并且其中包含的“1”或“-1”的個數(shù)最少，包括如下步驟步驟1、用移位器和加減法器來代替一個乘法器，以完成帶比例系數(shù)s的數(shù)字余弦變換；步驟2、將變換輸出結果在量化器中乘上L，其中L為s除以量化系數(shù)，得到量化后的DCT變換結果。
3.根據(jù)權利要求2所述的高精度的無乘法器的數(shù)字余弦變換和量化方法，其特征在于，所述s值的選擇方法為使得h2/h6≈C6/C2，h3/h5≈C3/C5，h1/h7≈C1/C7和h4/h0≈C4/C0，其中Ck＝cos(k∏/16)(k＝0，1，，…，7)，各h取值為自然數(shù)，其二進制表達需要的位數(shù)盡可能少，并且其中包含的“1”或“-1”的個數(shù)最少。
4.根據(jù)權利要求2或3所述的高精度的無乘法數(shù)字余弦變換和量化方法，其特征在于，所述的A，B或h可選的數(shù)為1，2，3，4，5，6，7，8，9，10，12，14，15，16，17，18，20和24，則可用兩個移位器和一個加減法器來代替一個乘法器，以完成數(shù)字余弦變換。
5.根據(jù)權利要求4所述的高精度的無乘法數(shù)字余弦變換和量化方法，其特征在于，所述的A，B或h為1，2，3，4，5，6，7，8，9，10，12，14，15，16，17，18，20或24除以或乘以2的冪次。
6.根據(jù)權利要求2所述的高精度的無乘法數(shù)字余弦變換和量化方法，其特征在于，步驟1中帶比例系數(shù)s的數(shù)字余弦變換方法包括如下步驟步驟1從寄存器中取出{f1，f6，f2，f5}作為第一單元電路的輸入，則第一單元電路的輸出為{u1，u6，u2，u5}，存入寄存器；步驟2從寄存器中取出{f0，f7，f3，f4}作為第一單元電路的輸入，則第一單元電路的輸出為{u0，u7，u3，u4}，存入寄存器；步驟3從寄存器中取出{u1，u2，u3，u0}作為第一單元電路的輸入，則第一單元電路的輸出為{v1，v2，v3，v0}，存入寄存器；同時，從寄存器中取出{u7，u4，u5，u6}作為第二單元電路的輸入，則第二單元電路的輸出為{v7，v4，v5，v6}，存入寄存器；步驟4從寄存器中取出{v4，v5，v6，v7}作為第一單元電路的輸入，則第一單元電路的輸出為{w4，w5，w6，w7}，存入寄存器；同時，從寄存器中取出{v1，v0，v2，v3}作為第二單元電路的輸入，則第二單元電路的輸出為{x1，x0，x2，x3}，存入寄存器；步驟5從寄存器中取出{w4，w7，w5，w6}作為第二單元電路的輸入，則第二單元電路的輸出為{x4，x7，x5，x6}，存入寄存器；同時，從寄存器中取出下一次一維DCT變換的{f1，f6，f2，f5}作為第一單元電路的輸入，則第一單元電路的輸出為下一次一維DCT變換的{u1，u6，u2，u5}，存入寄存器；步驟6重復步驟2~5，直至16次一維DCT變換完成。
7.根據(jù)權利要求6所述的高精度的無乘法數(shù)字余弦變換和量化方法，其特征在于，所述第一單元電路的輸入輸出關系為輸出信號out0和輸出信號out1為輸入信號in0與輸入信號in1的和或者差；輸出信號out2和輸出信號out3為輸入信號in2和輸入信號in3的和或者差。
8.根據(jù)權利要求6所述的高精度的無乘法數(shù)字余弦變換和量化方法，其特征在于，所述的第二單元電路的輸入輸出關系為輸入信號in0移位得到信號in0_0和信號in0_1，再求和或者差得到輸出信號out0_0，則輸出信號out0_0為輸入信號in0乘上h的積；輸入信號in1移位得到信號in1_0和in1_1，再求和或者差得到輸出信號out0_1，則輸出信號out0_1為輸入信號in1乘上h的積；最后，求輸出信號out0_0與輸出信號out0_1的和或者差得到輸出信號out0。
9.一種高精度的無乘法器的反向數(shù)字余弦變換電路，其特征在于，包括電路連接的第一單元電路、第二單元電路、寄存器；其中，所述的第一單元電路由4個第一加減法器構成，包括4個輸入端和4個輸出端；所述的第二單元電路由16個移位器和12個加減法器組成，每兩個移位器后均對應連接一第二加減法器，每兩個第二加減法器后還均對應連接一第三加減法器，每四個移位器共用一個輸入端，每一個第三加減法器均設有一個輸出端；所述第一單元電路、第二單元電路的輸入端、輸出端均與寄存器相連接。
10.一種高精度的無乘法器的反向數(shù)字余弦變換和量化方法，其特征在于，首先選擇特定值s’，s’與s相差一個比例系數(shù)，計算過程包括如下步驟步驟1、將DCT變換結果乘以L’，得到x值，其中L’為s’與量化系數(shù)的積；步驟2、用兩個移位器和一個加減法器來代替一個乘法器，以完成帶比例系數(shù)s’的反向數(shù)字余弦變換，得到正確的反量化和反向數(shù)字余弦變換結果。
11.根據(jù)權利要求10所述的高精度的無乘法器的反向數(shù)字余弦變換和量化方法，其特征在于，所述步驟2中帶比例系數(shù)s的反向數(shù)字余弦變換方法包括如下步驟步驟1從寄存器中取出{x4，x7，x5，x6}作為第二單元電路的輸入，則第二單元電路的輸出為{w4，w7，w5，w6}，存入寄存器；步驟2從寄存器中取出{w4，w5，w6，w7}作為A單元電路的輸入，則A單元電路的輸出為{v4，v5，v6，v7}，存入寄存器；同時，從寄存器中取出{x1，x0，x2，x3}作為第二單元電路的輸入，則第二單元電路的輸出為{v1，v0，v2，v3}，存入寄存器；步驟3從寄存器中取出{v1，v2，v3，v0}作為A單元電路的輸入，則A單元電路的輸出為{u1，u2，u3，u0}，存入寄存器；同時，從寄存器中取出{v7，v4，v5，v6}作為第二單元電路的輸入，則第二單元電路的輸出為{u7，u4，u5，u6}，存入寄存器；步驟4從寄存器中取出{u0，u7，u3，u4}作為A單元電路的輸入，則A單元電路的輸出為{f0，f7，f3，f4}，存入寄存器；步驟5從寄存器中取出{u1，u6，u2，u5}作為A單元電路的輸入，則A單元電路的輸出{f1，f6，f2，f5}，存入寄存器；同時，從寄存器中取出下一次一維DCT變換的{x4，x7，x5，x6}作為第二單元電路的輸入，則第二單元電路的輸出為下一次一維DCT變換的{w4，w7，w5，w6}，存入寄存器；步驟6重復步驟2~5，直至16次一維IDCT變換完成。
全文摘要
本發(fā)明提供一種高精度的無乘法器的數(shù)字余弦變換和量化方法，包括如下步驟步驟1.用兩個移位器和一個加減法器來代替一個乘法器，以完成帶比例系數(shù)s的數(shù)字余弦變換；步驟2.將變換輸出結果在量化器中乘上L，其中L為s除以量化系數(shù)，得到量化后的DCT變換結果。本發(fā)明通過選擇特定的數(shù)，硬件電路中無需使用耗費資源較多的乘法器。是一種“無乘法器DCT變換”；結構上具有高度的并行性和一致性，硬件計算單元可重復利用，故硬件電路極為簡單；DCT、IDCT可用同一硬件電路實現(xiàn)；可到達很高的計算精度。
文檔編號H04N7/26GK1855149SQ20051002520
公開日2006年11月1日 申請日期2005年4月19日 優(yōu)先權日2005年4月19日
發(fā)明者林豪 申請人:展訊通信(上海)有限公司