. 23MHz的頻 率可實現(xiàn)±3Hz調(diào)頻范圍，0. 6uHz的步進；同時本系統(tǒng)能夠針對對頻率信號的頻率偏移、頻 率漂移、相位變化、時間信號的占空比、周期、相位變化調(diào)整等進行全面的模擬，其具有簡化 測試環(huán)境、完善測試覆蓋性、提高測試效率、降低測試成本的效果。
【附圖說明】
[0038] 圖1為本發(fā)明實施方式的原理框圖；
[0039] 圖2為IPPS調(diào)相時的10. 23MHz相位調(diào)整原理圖。
【具體實施方式】
[0040] 下面結(jié)合附圖并舉實施例，對本發(fā)明進行詳細描述。
[0041] 實施例1、如圖1所示的一種整星單粒子軟錯誤時頻故障地面模擬系統(tǒng)，該系統(tǒng)包 括一個單刀三擲開關(guān)、直接數(shù)字式頻率合成器DDS、微控制單元芯片MCU、FPGA芯片、窄帶鎖 相晶振以及驅(qū)動電路。
[0042] 單刀三擲開關(guān)一端外接三個頻標，另一端連接DDS，用于為DDS從三個頻標中選擇 一個頻標作為參考時鐘。
[0043] DDS輸出端連接FPGA，DDS的控制端通過SPI總線連接MCU。
[0044] MCU通過RS232總線接收外部輸入的預(yù)設(shè)輸出頻率和預(yù)設(shè)輸出相位、通過SPI總線 連接DDS的控制端、通過MCU接口接入到FPGA中；MCU依據(jù)預(yù)設(shè)輸出頻率、通過SPI總線向 DDS輸入頻率控制字和相位控制字。
[0045] FPGA中集成有鎖相環(huán)PLL、第一計數(shù)器、第二計數(shù)器、參考Ipps計數(shù)器、加減周期 控制計數(shù)器、脈沖寬度計數(shù)器以及MCU接口。
[0046] PLL接收DDS的輸出信號，進行倍頻后由PLL的輸出端輸出FPGA工作時鐘信號，該 FPGA工作時鐘信號為第一計數(shù)器、參考Ipps計數(shù)器以及脈沖寬度計數(shù)器提供驅(qū)動信號。
[0047] 第一計數(shù)器的輸出端一方面連接至第二計數(shù)器的驅(qū)動端、另一方面通過窄帶鎖相 晶振以及驅(qū)動電路進行輸出；其中第一計數(shù)器的計數(shù)模由鎖相環(huán)倍頻倍數(shù)決定。
[0048] 第二計數(shù)器的輸出端連接至脈沖寬度計數(shù)器輸入端，第二計數(shù)器的計數(shù)模由自身 時鐘確定；第二計數(shù)器的周期控制端通過MCU接口接收Ipps整周相位信號，以實現(xiàn)MCU對 第二計數(shù)器的周期控制。
[0049] 參考Ipps計數(shù)器的輸入端接入Ipps的外部時標，其在FPGA工作時鐘信號驅(qū)動 下，由輸出端輸出Ipps的計數(shù)信號。
[0050] 脈沖寬度計數(shù)器的輸出端連接驅(qū)動電路進行輸出；脈沖寬度計數(shù)器的復(fù)位端接入 FPGA工作時鐘信號。
[0051] 加減周期控制計數(shù)器通過MCU接口接收MCU的加減周期控制驅(qū)動信號，該加減周 期控制計數(shù)器的輸出端連接至第一計數(shù)器的周期控制端。
[0052] MCU通過MCU接口發(fā)出加減周期控制驅(qū)動信號、Ipps整周相位信號以及復(fù)位請求 信號，復(fù)位請求信號與Ipps的計數(shù)信號進行與操作后獲得相位復(fù)位脈沖，該相位復(fù)位脈沖 分別接入到第一計數(shù)器和第二計數(shù)器的相位復(fù)位端。
[0053] 本實施例中，PLL的倍頻倍數(shù)為10,則第一計數(shù)器為模10計數(shù)器。
[0054] 本實施例中，頻標包括一個銣原子鐘和兩個外部頻標；兩個外部頻標除接入到單 刀三擲開關(guān)之外，還連接至MCU中進行檢測，MCU檢測兩個外部頻標是否在線，若兩個外部 頻標均在線，單刀三擲開關(guān)選擇三種頻標中的任一種作為DDS的參考時鐘。
[0055] 實施例2、本實施例中，兩個外部頻標分別為IOMHz和10. 23MHz，第一計數(shù)器為模 10計數(shù)器，第二計數(shù)器為模10230000計數(shù)器，本系統(tǒng)的具體工作過程如下：
[0056] 頻標部分的核心器件為IOMHz銣原子鐘。該銣原子鐘作為DDS的輸入，可提供超 高的長期穩(wěn)定度和較低的相位噪聲。
[0057] 在兩種外頻標的輸入端，均有耦合器將信號送去檢波電路，當(dāng)檢波電壓大于設(shè)定 的閾值時，系統(tǒng)判定外部頻標在線。用戶根據(jù)需要可在內(nèi)部原子鐘和外部在線頻標之間任 意選擇一路，通過單刀三擲開關(guān)將被選擇信號送給DDS的作為參考時鐘。
[0058] 1、10. 23MHz故障模擬
[0059] 10. 23M的產(chǎn)生和故障模擬均由DDS完成，頻譜的提純由后級的窄帶鎖相晶振來實 現(xiàn)。DDS內(nèi)部集成4~20倍的參考時鐘倍頻器，具有可編程的48位頻率控制寄存器、14位 的相位偏移寄存器和20位斜率控制寄存器。
[0060] ①10. 23M信號突然終斷
[0061] 通過控制切換切斷10. 23MHz鎖相晶振的電源，實現(xiàn)突然中斷。
[0062] ②10. 23M頻率跳變
[0063] 頻率跳變通過DDS調(diào)頻來實現(xiàn)t ，選用的DDS具有48位頻 率控制字，時鐘為10. 23MHz(IOMHz)X16，
a由于 鎖相晶振所采用的VCOCXO的調(diào)諧范圍一般為±0. 3ppm，即頻率跳變范圍為±3Hz。這樣， 輸出10. 23MHz的頻率可實現(xiàn)± 3Hz調(diào)頻范圍，0. 6uHz的步進。
[0064] 針對用IOMHz參考產(chǎn)生10. 23MHz時，存在引頻率控制字非整數(shù)情況引起的頻差情 況，通過補償算法實現(xiàn)10. 23MHz與IOMHz頻率準確度相同。
[0065] ③輸出相位跳變
[0066] 相位跳變通過DDS相位控制來實現(xiàn)。
選用的DDS具有 14位相位控制字，則其相位調(diào)整精度可達
[0067] ④頻率漂移
[0068] 在模擬頻率漂移時，主要模擬時鐘頻率長期隨時間變化的效應(yīng)。DDS的斜率控制字 只有20位，這樣其在每個頻點的駐留時間最大
遠遠達不到Is的需要。 利用單片機定時中斷l(xiāng)s，來實時刷新DDS的頻率控制字可實現(xiàn)頻率漂移的功能。這樣頻率 漂移的范圍即為頻率跳變范圍±3Hz，漂移速度分辨率即為0. 6uHz/s。
[0069] 2、Ipps故障模擬
[0070] Ipps信號的故障模擬全部在FPGA內(nèi)實現(xiàn)。DDS產(chǎn)生的10. 23MHz信號送入FPGA， FPGA內(nèi)部鎖相環(huán)倍頻輸出102. 3MHz時鐘作為FPGA工作時鐘。FPGA內(nèi)部有3個計數(shù)器：模 10計數(shù)器、模10230000計數(shù)器和脈沖寬度計數(shù)器。10. 23MHz分頻計數(shù)器和脈沖寬度計數(shù) 器。102. 3MHz時鐘驅(qū)動"模10計數(shù)器"產(chǎn)生10. 23MHz輸出，再用產(chǎn)生的10. 23MHz時鐘驅(qū) 動"模10230000計數(shù)器"產(chǎn)生IPPS信號。
[0071] ①Ipps周期和脈寬寬度調(diào)整
[0072] 在調(diào)整周期的情況下，"模10230000計數(shù)器"的分頻系數(shù)根據(jù)設(shè)定周期變化， 10. 23MHz時鐘驅(qū)動計數(shù)器從0~"分頻系數(shù)"之間累加循環(huán)計數(shù)，每次循環(huán)產(chǎn)生一個脈沖信 號送給脈沖寬度計數(shù)器；脈沖寬度計數(shù)器收到分頻計數(shù)器的脈沖后，從〇開始累加計數(shù)，當(dāng) 達到"脈沖寬度"值時停止計數(shù)，計數(shù)過程中輸出高電平，實現(xiàn)IPPS的周期調(diào)整和脈沖寬度 調(diào)整。
[0073] "模10230000計數(shù)器"工作時鐘為10. 23MHz，則可以實現(xiàn)97. 8ns分辨率的周期調(diào) 整；脈沖寬度計數(shù)器工作時鐘為102. 3MHz，則可以實現(xiàn)9. 8ns分辨率的脈沖寬度調(diào)整。
[0074] ②Ipps相位調(diào)整
[0075] 在本應(yīng)用中，要求因10. 23MHz頻率異常導(dǎo)致的IPPS相位變化，在異常過程中和 恢復(fù)正常后，10. 23MHz和IPPS相位關(guān)系始終固定。"模10計數(shù)器"在102. 3M驅(qū)動下計數(shù) 產(chǎn)生數(shù)字10. 23M時鐘，計數(shù)器模值通過RS232控制，有三種工作模式：模10、模9、模11，如 圖2所示。正常情況下，即不需要調(diào)整相位時，計數(shù)器工作在模10模式，計數(shù)器周期為10， 10. 23M的高低電平各持續(xù)5個102. 3M時鐘。
[0076] 模9工作模式下，計數(shù)周期為9,低電平減少一個時鐘周期，持續(xù)時間為4個時鐘， 高電平仍為5個時鐘，此時上升前超前1/102. 3M= 9. 775ns。
[0077]