一種整星單粒子軟錯(cuò)誤時(shí)頻故障地面模擬系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于空間衛(wèi)星導(dǎo)航技術(shù)領(lǐng)域，具體涉及一種整星單粒子軟錯(cuò)誤時(shí)頻故障地 面模擬系統(tǒng)。
【背景技術(shù)】
[0002] 中國新一代北斗二號(hào)衛(wèi)星首次增加上注、星間鏈路等空間通信功能，空間中復(fù)雜 的電子環(huán)境可能導(dǎo)致不可預(yù)測(cè)的單粒子級(jí)別的通信故障。為了防止故障發(fā)生時(shí)整星各單機(jī) 無法糾錯(cuò)而影響正常工作，需設(shè)計(jì)單粒子軟錯(cuò)誤系統(tǒng)級(jí)多層次故障注入方法來模擬故障， 以測(cè)試整星各單機(jī)性能。其中，時(shí)頻設(shè)備故障模擬是一個(gè)重要組成部分。
[0003] 時(shí)頻故障模擬設(shè)備通常需要完成頻標(biāo)的頻率跳變、相位跳變、頻率漂移、終斷的模 擬以及時(shí)標(biāo)的周期、相位、占空比、終斷的模擬。目前，針對(duì)時(shí)頻自主完好性監(jiān)測(cè)設(shè)備功能和 性能的驗(yàn)證，通常采用通用儀器搭建平臺(tái)的方式實(shí)現(xiàn)，如采用銣鐘、低噪聲頻率合成器和信 號(hào)發(fā)生器。其實(shí)現(xiàn)方法是：銣鐘為平臺(tái)提供高穩(wěn)定的IOMHz頻標(biāo)信號(hào)；低噪聲頻率合成器產(chǎn) 生低相位噪聲、頻率和相位可調(diào)的10. 23MHz頻標(biāo)信號(hào)；信號(hào)發(fā)生器產(chǎn)生與10MHz、10. 23MHz 相參的、周期、相位和脈寬可調(diào)的IPPS信號(hào)。
[0004] 采用通用儀器搭建的測(cè)試平臺(tái)，可完成時(shí)頻故障模擬的大部分功能指標(biāo)，但諸如 頻率漂移、因10. 23MHz頻率異常導(dǎo)致的IPPS相位變化、輸入?yún)⒖技嫒?0. 23MHz等功能 指標(biāo)還是無法完成，同時(shí)還存在成本高、體積大、集成度低、接口數(shù)量不靈活、操作復(fù)雜等缺 點(diǎn)。

【發(fā)明內(nèi)容】

[0005] 有鑒于此，本發(fā)明提供了一種整星單粒子軟錯(cuò)誤時(shí)頻故障地面模擬系統(tǒng)，能夠完 成單粒子翻轉(zhuǎn)效應(yīng)時(shí)頻故障高精度、全面的模擬。
[0006] 為了達(dá)到上述目的，本發(fā)明的技術(shù)方案為：該系統(tǒng)包括一個(gè)單刀三擲開關(guān)、直接數(shù) 字式頻率合成器DDS、微控制單元芯片MCU、FPGA芯片、窄帶鎖相晶振以及第一驅(qū)動(dòng)電路和 第二驅(qū)動(dòng)電路。
[0007] 單刀三擲開關(guān)一端外接三個(gè)頻標(biāo)，另一端連接DDS，用于為DDS從三個(gè)頻標(biāo)中選擇 一個(gè)頻標(biāo)作為參考時(shí)鐘。
[0008] DDS輸出端連接FPGA，DDS的控制端通過SPI總線連接MCU。
[0009] MCU通過RS232總線接收外部輸入的預(yù)設(shè)輸出頻率和預(yù)設(shè)輸出相位、通過SPI總線 連接DDS的控制端、通過MCU接口接入到FPGA中；MCU依據(jù)預(yù)設(shè)輸出頻率、通過SPI總線向 DDS輸入頻率控制字和相位控制字。
[0010] FPGA中集成有鎖相環(huán)PLL、第一計(jì)數(shù)器、第二計(jì)數(shù)器、參考Ipps計(jì)數(shù)器、加減周期 控制計(jì)數(shù)器、脈沖寬度計(jì)數(shù)器、MCU接口以及一個(gè)與門。
[0011] PLL接收DDS的輸出信號(hào)，進(jìn)行倍頻后由PLL的輸出端輸出FPGA工作時(shí)鐘信號(hào)，該 FPGA工作時(shí)鐘信號(hào)為第一計(jì)數(shù)器、參考Ipps計(jì)數(shù)器以及脈沖寬度計(jì)數(shù)器提供驅(qū)動(dòng)信號(hào)。
[0012] 第一計(jì)數(shù)器的輸出端一方面連接至第二計(jì)數(shù)器的驅(qū)動(dòng)端、另一方面通過窄帶鎖相 晶振以及第一驅(qū)動(dòng)電路進(jìn)行輸出；其中第一計(jì)數(shù)器的計(jì)數(shù)模由鎖相環(huán)倍頻倍數(shù)決定。
[0013] 第二計(jì)數(shù)器的輸出端連接至脈沖寬度計(jì)數(shù)器輸入端，第二計(jì)數(shù)器的計(jì)數(shù)模由自身 時(shí)鐘確定；第二計(jì)數(shù)器的周期控制端通過MCU接口接收Ipps整周相位信號(hào)，以實(shí)現(xiàn)MCU對(duì) 第二計(jì)數(shù)器的周期控制；第二計(jì)數(shù)器的驅(qū)動(dòng)端接收第一計(jì)數(shù)器的輸出作為驅(qū)動(dòng)信號(hào)。
[0014] 參考Ipps計(jì)數(shù)器的輸入端接入Ipps的外部時(shí)標(biāo)，其在FPGA工作時(shí)鐘信號(hào)驅(qū)動(dòng) 下，由輸出端輸出Ipps的計(jì)數(shù)信號(hào)。
[0015] 脈沖寬度計(jì)數(shù)器的輸出端連接第二驅(qū)動(dòng)電路進(jìn)行輸出；脈沖寬度計(jì)數(shù)器的復(fù)位端 接入FPGA工作時(shí)鐘信號(hào)。
[0016] 加減周期控制計(jì)數(shù)器通過MCU接口接收MCU的加減周期控制驅(qū)動(dòng)信號(hào)，該加減周 期控制計(jì)數(shù)器的輸出端連接至第一計(jì)數(shù)器的周期控制端。
[0017] MCU通過MCU接口發(fā)出加減周期控制驅(qū)動(dòng)信號(hào)、Ipps整周相位信號(hào)以及復(fù)位請(qǐng)求 信號(hào)，復(fù)位請(qǐng)求信號(hào)與Ipps的計(jì)數(shù)信號(hào)通過與門進(jìn)行與操作后輸出相位復(fù)位脈沖，該相位 復(fù)位脈沖分別接入到第一計(jì)數(shù)器和第二計(jì)數(shù)器的相位復(fù)位端。
[0018] 進(jìn)一步地，PLL的倍頻倍數(shù)為10,則第一計(jì)數(shù)器為模10計(jì)數(shù)器。
[0019] 進(jìn)一步地，頻標(biāo)包括一個(gè)銣原子鐘和兩個(gè)外部頻標(biāo)。
[0020] 兩個(gè)外部頻標(biāo)除接入到單刀三擲開關(guān)之外，還連接至MCU中進(jìn)行檢測(cè)，MCU檢測(cè)兩 個(gè)外部頻標(biāo)是否在線，若兩個(gè)外部頻標(biāo)均在線，單刀三擲開關(guān)選擇三種頻標(biāo)中的任一種作 為DDS的參考時(shí)鐘。
[0021] 進(jìn)一步地，該系統(tǒng)具有如下故障模擬模式：
[0022] I)、10. 23MHz故障模擬，包括10. 23M信號(hào)突然終斷、10. 23M頻率跳變、輸出相位跳 變、以及頻率漂移。
[0023] 銣原子鐘為10MHz，外部頻標(biāo)為IOMHz和10. 23MHz。
[0024] 10. 23M信號(hào)突然終斷，通過控制切換切斷窄帶鎖相晶振的電源實(shí)現(xiàn)。
[0025] 10. 23M頻率跳變，通過DDS調(diào)頻來實(shí)現(xiàn)，DDS具有48位頻率控制字，時(shí)鐘為 10. 23MHz時(shí)，頻率調(diào)整精度為0. 6uHz;窄帶鎖相晶振所采用的VCOCXO的調(diào)諧范圍為 ±0. 3ppm，即頻率跳變范圍為±3Hz，則輸出10. 23MHz的頻率跳變?yōu)椋骸?Hz調(diào)頻范圍， 0. 6uHz的步進(jìn)的跳變。
[0026] 輸出相位跳變，通過DDS相位控制來實(shí)現(xiàn)，DDS的相位調(diào)整精度為6ps。
[0027] 頻率漂移通過如下方式實(shí)現(xiàn)：MCU定時(shí)中斷l(xiāng)s，中斷發(fā)生時(shí)，MCU通過SPI總線向 DDS輸入頻率控制字，此時(shí)頻率漂移的范圍即為頻率跳變范圍± 3Hz，漂移速度分辨率即為 0.6uHz/s。
[0028] 2)、Ipps故障模擬，包括Ipps周期和脈寬寬度調(diào)整和Ipps相位調(diào)整。
[0029] Ipps周期和脈寬寬度調(diào)整，在一個(gè)設(shè)定的調(diào)整周期內(nèi)，第二計(jì)數(shù)器在FPGA工作時(shí) 鐘信號(hào)10. 23MHz的驅(qū)動(dòng)下，從0~分頻系數(shù)之間累加循環(huán)計(jì)數(shù)，每次循環(huán)產(chǎn)生一個(gè)脈沖信 號(hào)發(fā)送至脈沖寬度計(jì)數(shù)器；脈沖寬度計(jì)數(shù)器收到分頻計(jì)數(shù)器的脈沖后，從〇開始累加計(jì)數(shù)， 當(dāng)達(dá)到脈沖寬度值時(shí)停止計(jì)數(shù)，計(jì)數(shù)過程中輸出高電平，實(shí)現(xiàn)IPPS的周期調(diào)整和脈沖寬度 調(diào)整。
[0030] 第二計(jì)數(shù)器工作時(shí)鐘為10. 23MHz，則實(shí)現(xiàn)97. 8ns分辨率的周期調(diào)整；脈沖寬度計(jì) 數(shù)器工作時(shí)鐘為102. 3MHz，則實(shí)現(xiàn)9. 8ns分辨率的脈沖寬度調(diào)整。
[0031] Ipps相位調(diào)整，第一計(jì)數(shù)器在102. 3M驅(qū)動(dòng)下計(jì)數(shù)產(chǎn)生數(shù)字10. 23M時(shí)鐘，第一計(jì)數(shù) 器有三種工作模式：模10模式、模9模式、模11模式。
[0032] 在無需調(diào)整相位時(shí)，計(jì)數(shù)器工作在模10模式，計(jì)數(shù)器周期為10,10. 23M的高低電 平各持續(xù)5個(gè)102. 3M時(shí)鐘。
[0033] 當(dāng)需要進(jìn)行相位調(diào)整的量為土Pns時(shí)，其中+表示超前，-表示滯后，上位機(jī)計(jì)算 模9或模11的工作周期數(shù)N=floor(P*102. 3M)。
[0034] 若為超前，則選擇模9模式，計(jì)數(shù)周期為9,相對(duì)于模10模式，低電平減少一個(gè)時(shí)鐘 周期，持續(xù)時(shí)間為4個(gè)時(shí)鐘，高電平仍為5個(gè)時(shí)鐘，此時(shí)上升沿超前9. 775ns。
[0035] 若為滯后，則選擇模11模式，計(jì)數(shù)周期為11，相對(duì)于模10模式，低電平增加1 一個(gè) 時(shí)鐘周期，上升沿滯后9. 775ns。
[0036] 有益效果：
[0037] 本發(fā)明提出的整星單粒子軟錯(cuò)誤時(shí)頻故障地面模擬系統(tǒng)，對(duì)比已有技術(shù)，在進(jìn)行 單粒子翻轉(zhuǎn)效應(yīng)時(shí)頻故障模擬時(shí)，能夠達(dá)到較高的精度，例如在本實(shí)施例中頻率跳變通 過DDS調(diào)頻來實(shí)現(xiàn)。
：,選用的DDS具有48位頻率控制字，時(shí)鐘為
s由于鎖相晶振所采用的 VCOCXO的調(diào)諧范圍一般為±0. 3ppm，即頻率跳變范圍為±3Hz。這樣，輸出10