一種振蕩電路和電子裝置的制造方法
【技術領域】
[0001] 本發(fā)明涉及一種振蕩電路和電子裝置，具體而言涉及一種具有補償單元的振蕩電 路和使用該振蕩電路的電子裝置。
【背景技術】
[0002] 目前，振蕩器（oscilator)在模擬電路中被廣泛應用，主要用于將直流電能轉換 為具有一定頻率的交流電能，其中環(huán)形（ring)結構最為簡單易實現(xiàn)?，F(xiàn)有技術中的一種環(huán) 形振蕩器（ring oscillator)的電路圖如圖1所示，包括3個以上奇數(shù)級的延遲（delay) 單元。該環(huán)形振蕩器由每一級延遲單元產(chǎn)生延遲（delay)和相位差，實現(xiàn)所需要的振蕩頻 率。
[0003] 在現(xiàn)有技術中，由于振蕩器容易受溫度和工藝的影響，不做任何補償?shù)恼袷幤鞯?偏差往往可能超過±40%以上。產(chǎn)生上述偏差的主要因素包括：工藝偏差導致的晶體管 (例如：M0S管）的閾值電壓（Vth)、柵極電容等參數(shù)的變化，溫度變化導致的載流子遷移率 和器件特性的變化等。此外，振蕩器內(nèi)的各種無源器件也會隨工藝的變化而變化。
[0004] 通常，在對精度有要求的情況下，傳統(tǒng)做法是對振蕩器進行外部triming (修整）， 艮P，通過增加 trimming和校準邏輯，配合一定的數(shù)字控制信號，實現(xiàn)頻率的調(diào)整，以使振蕩 器達到所需要的精度。其中，圖2示出了現(xiàn)有技術中的一種采用外部校準方式的振蕩電路 的示意圖。顯然，該做法具有如下缺點：（1)需要輸入一個基準時鐘（reference clock); (2)需要增加數(shù)字邏輯電路（digital logic circuit)。
[0005] 由此可見，現(xiàn)有技術中的振蕩器在不進行外部校準的情況下，其精確往往難以滿 足實際應用的需要；而如果進行外部校準，則需要增加基準時鐘以及數(shù)字邏輯電路，不僅耗 費外部資源，而且造成整體結構過于復雜。因此，為解決現(xiàn)有技術中的上述問題，有必要提 出一種新的振蕩電路和電子裝置。

【發(fā)明內(nèi)容】

[0006] 針對現(xiàn)有技術的不足，本發(fā)明提供一種振蕩電路和電子裝置，該振蕩電路具有與 振蕩器相連的補償電路，可以降低工藝和溫度對振蕩器頻率的影響，在不需要外部校準的 情況下達到一定的精度。該電子裝置使用了該振蕩電路，同樣具有上述優(yōu)點。
[0007] 本發(fā)明實施例一提供一種振蕩電路，包括振蕩器和壓控電壓產(chǎn)生電路，其中，所述 振蕩器用于輸出具有一定頻率的交流電信號，所述壓控電壓產(chǎn)生電路用于為所述振蕩器提 供對溫度和工藝進行補償?shù)膲嚎仉妷骸?br>[0008] 可選地，所述壓控電壓產(chǎn)生電路包括輸入單元和補償單元，其中，所述輸入單元用 于為所述補償單元提供PTAT電流和PTAR電流，所述補償單元用于產(chǎn)生對溫度和工藝進行 補償?shù)膲嚎仉妷骸?br>[0009] 可選地，所述輸入單元還為所述補償單元提供工作電壓。
[0010] 可選地，所述輸入單元包括第一電流鏡和第二電流鏡，其中，所述第一電流鏡包括 第一 P型晶體管與第二P型晶體管，用于輸出PTAT電流；所述第二電流鏡包括第三P型晶 體管和第四P型晶體管，用于輸出PTAR電流；所述第一電流鏡和所述第二電流鏡的輸出端 相連，作為所述補償單元的一個輸入端。
[0011] 可選地，所述第一 P型晶體管的源極與所述第二P型晶體管的源極、所述第三P型 晶體管的源極以及所述第四P型晶體管的源極相連并連接至Vdd，所述第一 P型晶體管的漏 極與所述第三P型晶體管的漏極相連并連接至Vss，所述第一 P型晶體管的柵極與所述第 二P型晶體管的柵極以及所述第一 P型晶體管的漏極相連，所述第二P型晶體管的漏極與 所述第四P型晶體管的漏極相連，所述第三P型晶體管的柵極與所述第四P型晶體管的柵 極以及所述第三P型晶體管的漏極相連。
[0012] 可選地，所述第二P型晶體管的漏極與所述第四P型晶體管的漏極為所述輸入單 元的輸出端，用于輸出所述PTAT電流和所述PTAR電流。
[0013] 可選地，所述補償單元包括第一電阻和與所述第一電阻相連的第一 N型晶體管， 其中，所述第一 N型晶體管的源極與所述第一電阻的一端相連，所述第一 N型晶體管被連接 成二極管結構，所述第一電阻的另一端與所述輸入單元提供的所述PTAT電流和所述PTAR 電流相連。
[0014] 可選地，所述補償單元包括第一電阻、第二電阻、第一 N型晶體管、第二N型晶體 管、第三N型晶體管、第五P型晶體管和第六P型晶體管，其中，所述第一電阻的一端與所述 輸入單元提供的所述PTAT電流和所述PTAR電流相連，所述第一電阻的另一端與所述第一N 型晶體管的源極相連，所述第一 N型晶體管的柵極與所述第三N型晶體管的柵極以及所述 第一 N型晶體管的源極相連，所述第一 N型晶體管的漏極與所述第二N型晶體管的漏極以 及所述第三N型晶體管的漏極相連并連接至Vss，所述第三N型晶體管的源極與所述第五P 型晶體管的漏極以及所述第五P型晶體管的柵極相連，所述第五P型晶體管的源極與所述 第六P型晶體管的源極相連并連接至Vdd，所述第五P型晶體管的柵極與所述第六P型晶體 管的柵極相連，所述第六P型晶體管的漏極與所述第二電阻的一端相連，所述第二電阻的 另一端與所述第二N型晶體管的源極以及所述第二N型晶體管的柵極相連。
[0015] 可選地，所述第五P型晶體管與所述第六P型晶體管構成第三電流鏡。
[0016] 可選地，所述第六P型晶體管的漏極為所述補償單元的一個輸出端，用于輸出所 述對溫度和工藝進行補償?shù)膲嚎仉妷骸?br>[0017] 可選地，所述振蕩器為環(huán)形振蕩器。
[0018] 可選地，所述振蕩器包括三個以上奇數(shù)級的延遲單元，其中，每個所述延遲單元包 括由P型晶體管和N型晶體管構成的反相器以及與所述反相器相連的壓控管，所述壓控管 的源極與所述反相器中的N型晶體管的漏極相連，所述壓控管的漏極與Vss相連，所述壓控 管的柵極與所述壓控電壓產(chǎn)生電路提供的所述對溫度和工藝進行補償?shù)膲嚎仉妷合噙B。
[0019] 可選地，所述壓控管為N型晶體管。
[0020] 可選地，所述反相器中的P型晶體管的源極與Vdd相連，并且，每一級延遲單元中 的所述反相器的輸出端和與其相鄰的下一級延遲單元中的所述反相器的輸入端相連，最后 一級延遲單元中的所述反相器的輸出端與第一級延遲單元中的所述反相器的輸入端相連 并作為所述振蕩電路的輸出端。
[0021 ] 本發(fā)明實施例二提供一種電子裝置，包括振蕩電路，其中，所述振蕩電路包括振蕩 器和壓控電壓產(chǎn)生電路，所述振蕩器用于輸出具有一定頻率的交流電信號，所述壓控電壓 產(chǎn)生電路用于為所述振蕩器提供對溫度和工藝進行補償?shù)膲嚎仉妷骸?br>[0022] 本發(fā)明的振蕩電路，通過在振蕩器上增加能夠產(chǎn)生對溫度和工藝進行補償?shù)膲嚎?電壓的壓控電壓產(chǎn)生電路，可以降低工藝和溫度對振蕩器的輸出頻率的影響，在省略外部 校準的情況下保證振蕩電路的精度。本發(fā)明的電子裝置，使用了上述振蕩電路，因而同樣具 有上述優(yōu)點。
【附圖說明】
[0023] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實施例及其描述，用來解釋本發(fā)明的原理。
[0024] 附圖中：
[0025] 圖1為現(xiàn)有技術中的一種環(huán)形振蕩器的電路圖；
[0026] 圖2為現(xiàn)有技術中的一種采用外部校準方式的振蕩電路的示意圖；
[0027] 圖3為本發(fā)明實施例一的振蕩電路的一種示意圖；
[0028] 圖4為振蕩器的壓控電壓（VCTRL)與輸出頻率的關系曲線；
[0029] 圖5a為現(xiàn)有技術中的振蕩器的頻率與工藝的關系曲線；
[0030] 圖5b為現(xiàn)有技術中的振蕩器的頻率與溫度的關系曲線；
[0031] 圖5c為本發(fā)明實施例一的振蕩電路中的壓控電壓的變化曲線；
[0032] 圖6為本發(fā)明實施例一的振蕩電路中的壓控電壓產(chǎn)生電路產(chǎn)生壓控電壓的第一 種原理圖；
[0033] 圖7為本發(fā)明實施例一的振蕩電路中的壓控電壓產(chǎn)生電路產(chǎn)生壓控電壓的第二 種原理圖；
[0034] 圖8為本發(fā)明實施例一的振蕩電路中的壓