一種基于fpga故障檢測的脈沖發(fā)生器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路領(lǐng)域，具體涉及一種基于FPGA故障檢測的脈沖發(fā)生器。
【背景技術(shù)】
[0002]當(dāng)集成工藝進入超深亞微米以下，傳統(tǒng)的故障檢測模型不再適用。現(xiàn)有兩種常用檢測模式:全速功能測試和鏈?zhǔn)綊呙铚y試。全速功能測試，一般用于不可編程元件或已編程元件；主要方式時讓被測試的集成元件以最高時鐘頻率運行，但是，由于最高頻率設(shè)計獨立于用戶終端設(shè)計，在運行測試時，用戶終端無法獲知集成元件的最高時鐘頻率。鏈?zhǔn)綊呙铚y試，建立鎖定回路，通過發(fā)射、延遲和捕獲脈沖的方式，在輸出端匹配路徑的延遲顯著不同，即檢測出環(huán)路故障。
[0003]現(xiàn)有FPGA故障檢測技術(shù)，在時鐘與輸出端之間包含多個觸發(fā)器，觸發(fā)器須配合環(huán)路振蕩器，在環(huán)路振蕩器中加入合適的延時單元后，需要重設(shè)觸發(fā)器且必須保證觸發(fā)器頻率要遠低于環(huán)路振蕩器頻率。其次，不支持檢測觸發(fā)器輸入步長。然后，構(gòu)成環(huán)路振蕩器需要占用所測FPGA的計數(shù)器，使得多個環(huán)路振蕩器不能同時檢測，增加檢測時間和檢測設(shè)計元件的數(shù)量，而且極大降低了故障檢測器的通用性。最后，基于內(nèi)建式的FPGA檢測同樣會受到計數(shù)器最大頻率限制，并且在中心計數(shù)器與檢測通路的后端之間很難實現(xiàn)掃描捕獲和發(fā)射高速脈沖。

【發(fā)明內(nèi)容】

[0004]針對上述現(xiàn)有技術(shù)，本發(fā)明目的在于提供一種基于FPGA故障檢測的脈沖發(fā)生器，其旨在解決在現(xiàn)有FPGA故障檢測中，檢測頻率受限，頻繁重設(shè)觸發(fā)器，不支持檢測觸發(fā)器輸入步長，占用FPGA計數(shù)器，檢測時間很長且不具備通用性等技術(shù)問題。
[0005]為達到上述目的，本發(fā)明采用的技術(shù)方案如下:
一種基于FPGA故障檢測的脈沖發(fā)生器，包括時鐘輸入SCLK，時鐘輸入SCLK連接有補償脈沖計數(shù)單元，補償脈沖計數(shù)單元還設(shè)置有輸出端和至少一個控制端，其輸出端連有第一編程延遲單元；時鐘輸入SCLK還連接有編程脈沖計數(shù)單元，編程脈沖計數(shù)單元還設(shè)置有輸出端和至少一個控制端，其輸出端連有第二編程延遲單元。
[0006]上述方案中，所述的時鐘輸入SCLK包括輸入端接入行、列信號的與門，與門的輸出端連接第一多路復(fù)用器第一輸入接口，第一多路復(fù)用器的第二輸入接口和第三輸入接口分別接入系統(tǒng)時鐘信號和測試時鐘信號，第一多路復(fù)用器輸出接口連接觸發(fā)器的CLK端。改進后，實現(xiàn)在同一個觸發(fā)器上，具備產(chǎn)生和終止功能相結(jié)合的通路，SCLK可適用不同的FPGA時鐘，并且使得本發(fā)明脈沖發(fā)生器在利用脈沖掃描時實現(xiàn)發(fā)射脈沖模式和捕獲脈沖模式間的切換。
[0007]上述方案中，所述的補償脈沖計數(shù)單元，包括第一降值計數(shù)器，其啟動計數(shù)端LD通過連接非與門和觸發(fā)器構(gòu)成脈沖發(fā)射電路；第一降值計數(shù)器的NZ端、控制端LMC和啟動計數(shù)端LD通過連接異或門、或門、與門和觸發(fā)器構(gòu)成脈沖捕獲電路。所述的補償脈沖計數(shù)單元的第一降值計數(shù)器Cnt〈n-1:0>端設(shè)置為Cnt〈l:0>。所述的補償脈沖計數(shù)單元輸出端連接第一編程延遲單元，第一編程延遲單元連接有第二多路復(fù)用器的第一接口、或門的第一輸入端和第三多路復(fù)用器的第二接口。第一編程延遲單元設(shè)置為固定延遲。不占用FPGA計數(shù)器，可靈活設(shè)置的補償脈沖計數(shù)單元和第一編程延遲單元，此處優(yōu)選為單脈沖發(fā)射捕獲，減少脈沖匹配時間，命令重置觸發(fā)器，提升了與不同F(xiàn)PGA的匹配度，增加通用性，增加元件檢測速度。
[0008]上述方案中，所述的編程脈沖計數(shù)單元，包括第二降值計數(shù)器，其測試計數(shù)端TD通過連接非與門和觸發(fā)器構(gòu)成脈沖發(fā)射電路；第二降值計數(shù)器的NZ端、控制端MC和測試計數(shù)端TD通過連接異或門、或門、與門和觸發(fā)器構(gòu)成脈沖捕獲電路。所述的編程脈沖計數(shù)單元輸出端連有帶輸入控制的第二編程延遲單元，第二編程延遲單元連接有第三多路復(fù)用器的第三接口、或門的第二輸入端和第二多路復(fù)用器的第二接口。不占用FPGA計數(shù)器，顯著減少脈沖匹配時間，不受限于FPGA中計數(shù)器頻率，實現(xiàn)高頻脈沖檢測。
[0009]上述方案中，所述的或門輸出端分別連有第二多路復(fù)用器第二接口和第三多路復(fù)用器第一接口。所述的第二多路復(fù)用器輸出接口連接輸出端OUT1，第三多路復(fù)用器輸出接口連接輸出端OUT2。所述的輸出端OUTl連接有命令到達檢測器A0D，命令到達檢測器AOD還連接有輸出端0UT2。實現(xiàn)觸發(fā)器脈沖步長檢測；不論是高電平輸出，還是低電平輸出，均能通過到達命令檢測器AOD檢測，提高輸出脈沖延遲檢測精確度。
【附圖說明】
[0010]圖1為本發(fā)明脈沖發(fā)生器電路圖；
圖2為本發(fā)明脈沖發(fā)生器補償脈沖計數(shù)單元電路圖；
圖3為本發(fā)明脈沖發(fā)生器編程脈沖計數(shù)單元圖；
圖4本發(fā)明脈沖發(fā)生器時鐘輸入改進電路圖；
圖5為現(xiàn)有FPGA檢測脈沖電路圖；
圖6為本發(fā)明脈沖發(fā)生器實際檢測簡圖；
圖中:Ia-補償脈沖計數(shù)器，Ib-編程脈沖計數(shù)器，2a_第一編程延遲單元，2b_第二編程延遲單元，3a-第二多路復(fù)用器，3b-第三多路復(fù)用器，4-時鐘SCLK，5-同步控制端START，6、13、19-或門，7-命令到達檢測器，8-基于FPGA故障檢測的脈沖發(fā)生器，9a、9b、9c、15a、15b、15c、21a、21b-D 觸發(fā)器，10、14a、14b、16、20a、20b、22_ 與門，11-第一降值計數(shù)器，12、18-異或門，17-第二降值計數(shù)器，23-第一多路復(fù)用器，24-鎖相環(huán)PLL，25-延遲鎖相環(huán)，200-現(xiàn)有檢測器TESTER。
【具體實施方式】
[0011]本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0012]下面結(jié)合附圖對本發(fā)明做進一步說明:
圖1為本發(fā)明脈沖發(fā)生器電路圖，一種基于FPGA故障檢測的脈沖發(fā)生器，包括時鐘輸入SCLK,時鐘輸入SCLK連接有補償脈沖計數(shù)單元，補償脈沖計數(shù)單元還設(shè)置有輸出端和至少一個控制端，其輸出端連有第一編程延遲單元；時鐘輸入SCLK還連接有編程脈沖計數(shù)單元，編程脈沖計數(shù)單元還設(shè)置有輸出端和至少一個控制端，其輸出端連有第二編程延遲單元。
[0013]圖2為本發(fā)明脈沖發(fā)生器補償脈沖計數(shù)單元電路圖，所述的補償脈沖計數(shù)單元，包括第一降值計數(shù)器，其啟動計數(shù)端LD通過連接非與門和觸發(fā)器構(gòu)成脈沖發(fā)射電路；第一降值計數(shù)器的NZ端、控制端LMC和啟動計數(shù)端LD通過連接異或門、或門、與門和觸發(fā)器構(gòu)成脈沖捕獲電路。所述的補償脈沖計數(shù)單元的第一降值計數(shù)器Cnt〈n-1:0>端設(shè)置為Cnt〈l:0>。所述的補償脈沖計數(shù)單元輸出端連接第一編程延遲單元，第一編程延遲單元連接有第二多路復(fù)用器的第一接口、或門的第一輸入端和第三多路復(fù)用器的第二接口。第一編程延遲單元設(shè)置為固定延遲。
[0014]圖3為本發(fā)明脈沖發(fā)生器編程脈沖計數(shù)單元圖，所述的編程脈沖計數(shù)單元，包括第二降值計數(shù)器，其測試計數(shù)端TD通過連接非與門和觸發(fā)器構(gòu)成脈沖發(fā)射電