逼近型寄存器4，當(dāng)所述采樣信號CLKS為高電平時，所述比較器2還未開始比較，且根據(jù)多個所述第一輸出信號輸入至所述異步逐次逼近型寄存器4的復(fù)位端；除第一個D觸發(fā)器DFF2被選通以外，其余所述D觸發(fā)器DFF2的復(fù)位端均被高電平的第一輸出信號復(fù)位，因此，其余所述D觸發(fā)器DFF2輸出的多個所述第二輸出信號均為低電平。當(dāng)采樣信號CLKS為低電平時，所述第一控制信號觸發(fā)被選通的D觸發(fā)器DFF2，其輸出所述比較器2的比較結(jié)果Outn或Outp，且此時第一輸出信號的高電平觸發(fā)鎖存端，鎖存被選通的該D觸發(fā)器DFF2的輸出值Q，并利用第一輸出信號的高電平選通相鄰的下一個D觸發(fā)器DFF2，還有所述異步逐次逼近型寄存器4輸出多個所述第二輸出信號Di。
[0050]邏輯開關(guān)控制器5，包括延遲模塊，所述延遲模塊適用于產(chǎn)生下降沿延遲的第二控制信號，所述邏輯開關(guān)控制器5還適于將所述第一控制信號、最低位的第一輸出信號、所述第二控制信號與所述采樣信號進行或運算后產(chǎn)生使能信號，根據(jù)所述使能信號控制所述比較器2是否處于工作狀態(tài)。
[0051]具體地，所述邏輯開關(guān)控制器5根據(jù)延遲模塊為下降沿的延遲模塊，所述延遲模塊的輸入信號在由低電平變化高電平時，所述第一控制信號的輸出沒有延遲；當(dāng)所述延遲模塊的輸入信號由高電平變?yōu)榈碗娖綍r，產(chǎn)生下降沿時，延遲第一控制信號的輸出會保證所述比較器2的復(fù)位時間得到延長，從而確保所述異步逐次逼近型寄存器4能夠讀取所述比較器2的結(jié)果。
[0052]如圖7所示，為本發(fā)明的實施例中提供的高速異步逐次逼近型模數(shù)轉(zhuǎn)換器I的環(huán)路原理圖。
[0053]包括模數(shù)轉(zhuǎn)換器1、比較器2、順序脈沖發(fā)生器3、異步逐次逼近型寄存器4與邏輯開關(guān)控制器5，通過改變異步逐次逼近型模數(shù)轉(zhuǎn)換器中的順序脈沖發(fā)生器3與異步逐次逼近型寄存器4的連接結(jié)構(gòu)，將所述順序脈沖發(fā)生器3、所述異步逐次逼近型寄存器4、所述比較器2、所述模數(shù)轉(zhuǎn)換器I與所述邏輯開關(guān)控制器5構(gòu)成一個閉環(huán)反饋系統(tǒng)。當(dāng)所述比較器2開始第一次比較時，將生成的比較結(jié)果轉(zhuǎn)成一個為上升沿脈沖信號的第一控制信號，所述順序脈沖發(fā)生器3根據(jù)所述第一控制信號從高位至低位依次觸發(fā)D觸發(fā)器DFFl的第一輸出信號由低電平變?yōu)楦唠娖剑来芜x通所述異步逐次逼近型寄存器4中的第二個至第N個D觸發(fā)器DFF2，當(dāng)所述異步逐次逼近型寄存器4接收到上升沿的第一控制信號時，觸發(fā)被選通的D觸發(fā)器DFF2的時鐘端，根據(jù)輸入端D在其輸出端Q輸出比較器2的比較結(jié)果，同時，在所述異步逐次逼近型寄存器4的鎖存端接收所述第一輸出信號的上升沿脈沖信號，鎖存其輸出端Q輸出的值；當(dāng)所述比較器2復(fù)位后，保存所述序脈沖發(fā)生器與所述異步逐次逼近型寄存器4的輸出值，直到所述比較器2開始下一次比較，再次產(chǎn)生上升沿脈沖信號的第一控制信號，依次循環(huán)。其中，并行觸發(fā)的上升沿的第一控制信號相對于串行觸發(fā)，減少了所述順序脈沖發(fā)生器3與所述異步逐次逼近型寄存器4的延遲時間；根據(jù)所述第一控制信號與所述邏輯開關(guān)控制器5之間沒連接延遲模塊DLY，當(dāng)所述第一控制信號為低電平時，因為下降沿延遲模塊的緣故，所述比較器2的復(fù)位時間也未減少；同時，在所述邏輯開關(guān)控制器5內(nèi)連接有下降沿延遲模塊，所述下降沿延遲模塊在所述第一控制信號的上升沿相對于傳統(tǒng)技術(shù)中第一控制信號的上升沿基本無延遲，而延遲了第一控制信號的下降沿時，使第二控制信號延遲低電平的到來，且保證了比較器2的使能端處于高電平，避免了傳統(tǒng)技術(shù)中因使用延遲模塊造成的使能信號的低電平毛刺。從整個異步逐次逼近型模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換過程中，減少了模數(shù)轉(zhuǎn)換的時間，提升了模數(shù)轉(zhuǎn)換的速度，同時，提升了整個異步逐次逼近型模數(shù)轉(zhuǎn)換器穩(wěn)定度和可靠性。
[0054]如圖9所示，為本發(fā)明的實施例中提供的下降沿延遲模塊DOWN_DLY原理圖；
[0055]所述延遲模塊為下降沿延遲模塊，所述下降沿延遲模塊的輸入端連接所述第一控制信號，所述下降沿延遲模塊的使能端連接所述第一輸出信號，所述下降沿延遲模塊輸出第二控制信號。
[0056]在本實例中，所述第一輸出信號Clik為所述順序脈沖發(fā)生器輸出端輸出的值。
[0057]所述下降沿延遲模塊包括一個反相器，N溝道MOS管N0、N1、N2、N3、N4、N5和N6，P溝道皿)5管？0、？1、？2、？3、？4、？5和P6，下降沿延遲模塊的輸入端以及輸出端；所述反相器的輸入端連接所述第一輸出信號，所述反相器的輸出端連接所述P溝道MOS管PO的柵極，其源極連接電源VDD，所述P溝道MOS管PO的漏極連接所述P溝道MOS管Pl的源極；所述下降沿延遲模塊的輸入端分別連接所述P溝道MOS管Pl至P5的柵極和所述N溝道MOS管N6的柵極，所述P溝道MOS管P2的源極接電源VDD，所述P溝道MOS管P2至P5的漏極與源極之間依次串聯(lián)，所述P溝道MOS管P5的源極分別連接所述P溝道MOS管Pl的漏極和所述N溝道MOS管N6的漏極，且所述N溝道MOS管N6的源極接地；所述P溝道MOS管P6的源極連接電源VDD，所述N溝道MOS管N6的漏極分別連接所述P溝道MOS管P6的柵極與所述N溝道MOS管NI至N5的柵極，所述P溝道MOS管P6的漏極連接所述N溝道MOS管N5的源極，所述N溝道MOS管N2至N5的漏極與源極之間串聯(lián)，且所述N溝道MOS管N2的源極接地；所述下降沿延遲模塊的輸出端分別連接所述N溝道MOS管NI的漏極與所述N溝道MOS管N5的漏極，所述N溝道MOS管NI的源極連接所述N溝道MOS管NO的漏極，所述N溝道MOS管NO的源極接地，所述N溝道MOS管NO的柵極連接所述第一輸出信號。
[0058]具體地，所述下降沿延遲模塊D0WN-DLY，因為要實現(xiàn)下降沿的延遲，而上升沿不變；因此，在所述P溝道的MOS管P2至P5需要適度增大導(dǎo)通阻抗，當(dāng)所需要的下降沿的延遲稍長時，可以選取倒比管；而N溝道的MOS管N2至N5之間，也按照上述方法，延長下降沿脈沖。由于N溝道的MOS管N6提供上拉功能，P溝道的MOS管P6提供下拉的功能，因此兩個所述MOS管的溝道長度按最小溝道長度取值，寬度可根據(jù)需要實際延遲時間的情況決定，并且P溝道的MOS管Pl與N溝道的MOS管NI均提供調(diào)節(jié)導(dǎo)通電阻的功能，因此其阻抗需要較靈活。
[0059]在本實例中，所述第一輸出信號Clki使得N溝道的MOS管NO與P溝道的MOS管PO斷開時，當(dāng)所述下降沿延遲模塊DOWN-DLY的輸入端input輸入一個上升沿的脈沖信號時，由于N溝道的MOS管N6上拉，A點的電壓被迅速拉低；又由于P溝道的MOS管P6，所述下降沿延遲模塊DOWN-DLY的輸出端output電壓被迅速拉高；因此，對于輸入信號為上升沿脈沖時，所述下降沿延遲模塊DOWN-DLY的延遲時間很小。
[0060]然而，當(dāng)所述下降沿延遲模塊DOWN-DLY的輸入端input輸入一個下降沿的脈沖信號時，由于P溝道的MOS管P2至P5之間串聯(lián)，A點的電壓要經(jīng)過較長的一段時間才會被拉高，而由于N溝道的MOS管N2至N5之間串聯(lián)，所述下降沿延遲模塊DOWN-DLY的輸出端output電壓要經(jīng)過較長的一段時間才被拉低，因此，對于一個下降沿脈沖輸入信號時，所述下降沿延遲模塊DOWN-DLY經(jīng)過的延遲時間會較長。
[0061]例如，當(dāng)需要調(diào)整所述下降沿延遲模塊DOWN-DLY的下降沿延遲時間時，可通過第一輸出信號Clki使得N溝道的MOS管NO與P溝道的MOS管PO之間導(dǎo)通，此時，P溝道的MOS管PO、Pl和P2至P5之間的兩個通道處于并聯(lián)狀態(tài)，減小導(dǎo)通電阻；如果所述下降沿延遲模塊DOWN-DLY的輸入端input輸入下降沿脈沖時，此時A點的電壓被拉高的時間與P溝道的MOS管PO斷開相比，會適當(dāng)減?。煌?，當(dāng)所述下降沿延遲模塊DOWN-DLY的輸出端output電壓被拉低的時間與N溝道的MOS管NO斷開相比，會適當(dāng)減?。灰虼?，相比而言通過下降沿的延遲模塊DOWN-DLY的下降沿脈沖，能夠達到調(diào)節(jié)下降沿延遲的時間。
[0062]優(yōu)選地，所述模數(shù)轉(zhuǎn)換器I包括第一電容陣列DAC_P、第二電容陣列DAC_N與兩個采集開關(guān)，其中，所述第一電容陣列DAC_P的輸入端連接一個采集開關(guān)的一端，所述采集開關(guān)的另一端連接輸入信號VINP ;所述第二電容陣列DAC_N的輸入端連接另一個采集開關(guān)的一端，另一個所述采集開關(guān)的另一端連接輸入信號VINN。
[0063]在本實例中，所述模數(shù)轉(zhuǎn)換器I ( 一般的模數(shù)轉(zhuǎn)換器I均是向采樣模塊或采樣開關(guān)獲取輸入信號，由于本發(fā)明沒有對采樣模塊進行改進，未畫出采樣)。并且所述第一電容陣列DAC_P與所述第二電容陣列DAC_N是根據(jù)所述異步逐次逼近型寄存器4的輸出位數(shù)決定，如果N個D觸發(fā)器DFF2，則兩個所述電容陣列都包含N個電容陣列組合，所述N個電容陣列組合與N個所述D觸發(fā)器DFF2的輸出端Q相對應(yīng)，根據(jù)其具體輸出高電平或低電平值，選擇閉合和斷開各自電容陣列的電容板開關(guān)，如果所述第二輸出信號Di輸出為Outn的高電平，則斷開第二輸出信號Di所對應(yīng)的電容陣列的電容板開關(guān)，如果所述第二輸出信號Di輸出為Outn的低電平，則閉合第二輸出信號Di所對應(yīng)所述第二電容陣列DAC_N中電容陣列的電容板開關(guān)；同理，所述第一電容陣列DAC_P中的第二輸