專利名稱：具有延遲補正電路的集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種例如由多個邏輯元件組成的、適用于需要提供高精度延遲時間的電路或定時電路的半導體集成電路裝置，特別涉及一種具有可提高在需要提供高精度延遲時間的電路中傳送的信號上產(chǎn)生的延遲時間的精度并使其穩(wěn)定的補正電路的集成電路裝置。
眾所周知，在試驗各種半導體集成電路(下面簡稱IC)的IC試驗裝置(簡稱IC測試器)中，為了產(chǎn)生提供給接受試驗的IC(被試驗IC)的規(guī)定的特性曲線的測試信號或各種控制信號而需要各種定時信號。因此，在IC試驗裝置中使用了用于產(chǎn)生各種定時信號的定時信號產(chǎn)生電路，這種定時信號產(chǎn)生電路通常包括由串聯(lián)多個延遲元件(由邏輯元件構(gòu)成)的電路構(gòu)成的延遲電路，從這些串聯(lián)的延遲元件的各輸出端或延遲電路的輸出端產(chǎn)生具有期望的延遲時間的定時信號。
為提高被試驗IC的試驗精度必須提高從定時信號發(fā)生電路產(chǎn)生的各種定時信號的精度，為此要向傳送延遲電路的信號給予高精度的規(guī)定的延遲時間。
現(xiàn)在，這樣的由被串聯(lián)的多個邏輯元件所構(gòu)成的延遲電路是由TTL(Transistor Transistor Logic)或ECL(Emitter-Coupled Logic)所構(gòu)成。使用TTL或ECL的延遲電路的傳送延遲時間幾乎不受溫度變化或電壓變動的影響，因此溫度變化或電壓變動在這種延遲電路中不是什么問題。
近年來，為極力減小延遲電路的消耗功率和半導體集成電路的集成度，使用了由CMOS(互補型MOS)結(jié)構(gòu)的IC(MOS·IC)構(gòu)成的延遲電路，例如用在IC試驗裝置的定時信號產(chǎn)生電路中。作為一直眾所周知的其中一例的延遲電路，是由CMOS結(jié)構(gòu)的IC形成串聯(lián)的多個邏輯門元件，可從被串聯(lián)的多個CMOS器件的各輸出端取出延遲時間不同的信號(例如參照本申請人的日本特愿平6-143950號。)通常地，由上述的MOS·IC構(gòu)成的延遲電路有時和向傳送的信號提供的延遲時間的精度不高也可的其它電路一起形成IC芯片。
圖6是表示形成一個IC芯片(在該實施例中是大規(guī)模集成電路LSI)的IC試驗裝置的延遲信號產(chǎn)生部一個例子的框圖，在IC芯片上以分開的狀態(tài)形成有第一半導體電路部和第二半導體電路部，所述第一半導體電路部包括需要向傳送的信號提供高精度延遲時間的延遲電路，所述第二半導體電路部包括即使需要向傳送的信號提供的延遲時間精度不高也可的其它邏輯電路。由未圖示的同一個電源向所述第一半導體電路部1和第二半導體電路部2供給規(guī)定的工作電壓。
在本實施例中表示的是形成有需要向第一半導體電路部1給予高精度延遲時間的四個相互獨立的延遲電路、且將通過四個相互獨立的信號通路的輸入端IN1～IN4而向?qū)?yīng)的延遲電路輸入的信號延遲規(guī)定時間后輸出的結(jié)構(gòu)，但不言而喻，需要給予高精度延遲時間的延遲電路的個數(shù)可以根據(jù)需要而適當?shù)卦鰷p。而且，對于延遲電路而言，允許向傳送的信號提供的延遲時間互不相同或相同，并且，延遲電路既可以單獨地延遲輸入信號，也可以通過任意的多個延遲電路的組合進行延遲。此外，對應(yīng)一個延遲電路的信號通路可以不是一個，例如，可在一個延遲電路上連接多個信號通路后輸入相位不同的邏輯信號(脈沖信號)而進行延遲，或?qū)⒍鄠€信號通路連接到一個延遲電路中的延遲時間信號不同的部分。
由MOS·IC形成的延遲電路的延遲時間有可能由于制造時的誤差而不是規(guī)定值，因此在提供高精度延遲時間所需的第一半導體電路部1的各延遲電路的輸入端或輸出端、或者兩側(cè)插入延時調(diào)整電路4，將通過各個延遲電路提供給信號的延遲時間調(diào)整為規(guī)定值。在圖6中是在各延遲電路的輸入輸出端插入延時調(diào)整電路4，但實際上只有在需要插入的情況下才插入所述延時調(diào)整電路4。
圖7表示的是所述延時調(diào)整電路4的一個實施例。各延時調(diào)整電路4具有相同的結(jié)構(gòu)，在圖七中作為代表例表示的是一個輸出端的延時調(diào)整電路。所述延時調(diào)整電路4在其輸入端T1和其輸出端T2之間具有四個并列的信號通路徑，這些路徑通過選擇器6連接在輸出端子T2上。第一信號通路徑直接連接在選擇器6上，將輸入信號直接提供給選擇器6。第二信號通路徑中具有作為延遲元件的邏輯門元件5，輸入信號經(jīng)過這個延遲元件延遲規(guī)定時間后被提供給選擇器6。第三信號通路徑中具有作為延遲元件的兩個串聯(lián)的邏輯門元件5，將輸入信號經(jīng)過這兩個延遲元件延遲規(guī)定時間后被提供給選擇器6。第四信號通路徑中具有作為延遲元件的三個串聯(lián)的邏輯門元件5，輸入信號經(jīng)過這三個延遲元件延遲規(guī)定時間后被提供給選擇器6。
具有上述結(jié)構(gòu)的延時調(diào)整電路4，測定從第一半導體電路部1的對應(yīng)信號通路的輸入端子(IN1～IN4中的一個)經(jīng)過延遲電路而到達第二半導體電路部2的輸入端的輸入信號的傳送延遲時間，將所述延遲時間的測定值與標準值比較后，通過選擇器6選擇具有對應(yīng)于其差值的延遲時間的信號通路徑，然后將在第一半導體電路部1中傳送的信號的延遲時間調(diào)整為規(guī)定值或其近似值。
但是，能夠調(diào)整的延遲時間的最小單位是一個邏輯門元件(延遲元件)5的延遲時間，因此不能進行延遲時間更小的補正。所以只能階段性地進行延遲時間的補正，而無法進行延遲時間的細分設(shè)定。
而且，在圖6所述的IC芯片10中，如果第二半導體電路部2的效率變化、其消耗功率會變化(增加或減小)，則所述第二半導體電路部2的發(fā)熱量也變化，其溫度亦變化。如果第二半導體電路部2的溫度發(fā)生變化，則同一芯片上的第一半導體電路部1的溫度也變化，因此，所述第一半導體電路部1中包含的延遲電路的CMOS·IC受到溫度變化的影響，使提供給所傳送的信號的延遲時間變化較大。不言而喻，第一半導體電路部自身的發(fā)熱量變化時，傳送延遲時間也變化。
圖8是表示第一半導體電路部1的延遲電路的延遲時間Tpd隨第二半導體電路部2的消耗功率P2的變化、進而其溫度T2的變化而改變的狀態(tài)的示意圖。
從該圖中可以看出，隨著第二半導體電路部2的消耗功率P2(進而溫度T2)的增加，由第一半導體電路部1的CMOS·IC構(gòu)成的延遲電路的延遲時間Tpd也增加。
在現(xiàn)有的延遲時間調(diào)整電路中，沒設(shè)有如上所述的在工作中時刻追蹤變化的溫度變動而補正傳送延遲時間的裝置，從而不能提供高精度的延遲時間。
再者，如果由電源提供的工作電壓變動時第一半導體電路部1中延遲電路的延遲時間Tpd也變動。圖9是表示第一半導體電路部1的延遲電路的延遲時間Tpd隨提供給第一半導體電路部1的電源電壓E1的變化而變化的狀態(tài)的示意圖。從該圖可知，隨著電源電壓E1的增加，由CMOS·IC構(gòu)成的延遲電路的延遲時間Tpd減小。
在現(xiàn)有的延遲時間調(diào)整電路中，沒設(shè)有追蹤如上所述的工作中的電源電壓的變動而補正傳送延遲時間的裝置，從而不能提供高精度的延遲時間。
如上所述地，由CMOS·IC構(gòu)成的延遲電路具有提供給所傳送信號的延遲時間隨溫度變動和電壓變動而發(fā)生較大變動的缺點，而且，即使經(jīng)過時效變化后傳送延遲時間也變動，因此需要頻繁地進行校正。然而，僅靠校正無法追蹤工作中時刻變化的溫度變動和電壓變動而進行傳送延遲時間的補正。因此，具有無法提供穩(wěn)定的高精度的延遲時間的缺點。
上述的問題不僅僅限于延遲電路，也發(fā)生于在所傳送信號上產(chǎn)生延遲的各種半導體電路中。因此，必須對這種半導體電路進行控制以使其經(jīng)常將高精度的穩(wěn)定的延遲時間提供給所傳送的信號。
本發(fā)明的目的在于提供一種半導體集成電路裝置，它具有能夠追蹤在工作中變化的溫度變動和電壓變動而進行傳送延遲時間的補正的延遲時間補正電路，因此能夠向所傳送的信號經(jīng)常穩(wěn)定地提供高精度的延遲時間。
為實現(xiàn)上述目的，本發(fā)明提供的半導體集成電路裝置，由包含由至少一個邏輯元件構(gòu)成的、需要向傳送的信號提供高精度的延遲時間的電路的第一半導體電路部，和設(shè)于所述第一半導體電路部的附近、向傳送的信號提供的延遲時間的精度不高也可的第二半導體電路部，作為一個半導體集成電路而一體形成，且包括驅(qū)動所述半導體集成電路的第一電源，而且，在所述半導體集成電路裝置中，由所述第一電源驅(qū)動所述第二半導體電路部的同時，還具有延遲誤差補正電路，所述延遲誤差補正電路包括第二電源，對包含需要提供所述高精度延遲時間的電路的第一半導體電路部進行驅(qū)動，且輸出電壓可變；延遲時間監(jiān)控電路，一體形成于所述第一半導體電路部內(nèi)的需要提供高精度延遲時間的電路附近，用于檢測在所述電路中傳送的信號的延遲時間；電源控制電路，控制所述第二電源的輸出電壓，以使由所述延遲時間監(jiān)控電路檢測的、需要提供所述高精度延遲時間的電路的傳送延遲時間經(jīng)常地成為標準延遲時間。
而且，在最佳實施例中，在所述第一半導體電路部與所述第二半導體電路部之間插入有電平轉(zhuǎn)換電路，所述電平轉(zhuǎn)換電路使邏輯信號的振幅調(diào)整為分別對所述第一半導體電路部及第二半導體電路部進行驅(qū)動的所述第二電源及第一電源的電壓。
為實現(xiàn)上述目的，根據(jù)本發(fā)明的另一半導體集成電路裝置，由包含由至少一個邏輯元件構(gòu)成的、需要向傳送的信號提供高精度的延遲時間的電路的第一半導體電路部，和設(shè)于所述第一半導體電路部的前端及后端、向傳送的信號提供的延遲時間的精度不高也可的第二半導體電路部，作為一個半導體集成電路而一體形成，且包括驅(qū)動所述半導體集成電路的第一電源，在所述半導體集成電路裝置中，由所述第一電源驅(qū)動所述第二半導體電路部的同時，還具有延遲誤差補正電路，所述延遲誤差補正電路包括第二電源，對包含需要提供所述高精度延遲時間的電路的第一半導體電路部進行驅(qū)動，且輸出電壓可變；延遲時間監(jiān)控電路，一體形成于所述第一半導體電路部內(nèi)的需要提供高精度延遲時間的電路附近，用于檢測在所述電路中傳送的信號的延遲時間；電源控制電路，控制所述第二電源的輸出電壓，以使由所述延遲時間監(jiān)控電路檢測的、所述延遲電路的傳送延遲時間經(jīng)常地成為標準延遲時間；第一電平轉(zhuǎn)換電路，插入在所述第一半導體電路部與所述前端的所述第二半導體電路部之間，使邏輯信號的振幅調(diào)整為分別對所述第一半導體電路部及第二半導體電路部進行驅(qū)動的所述第二電源及第一電源的電壓；第二電平轉(zhuǎn)換電路，插入在所述第一半導體電路部與所述第二半導體電路部之間，邏輯信號的振幅調(diào)整為分別對所述第一半導體電路部及第二半導體電路部進行驅(qū)動的所述第二電源及第一電源的電壓。
其中，所述電源控制電路檢測出所述延遲時間監(jiān)控電路與標準的延遲時間的相位差，并使所述相位差成為零地控制所述第二電源的電壓。并且，將所述半導體集成電路內(nèi)的標準時鐘信號作為所述延遲時間監(jiān)控電路的輸入信號而使用，并將所述標準時鐘信號和由所述延遲時間監(jiān)控電路所延遲的標準時鐘信號作為延遲時間監(jiān)控信號而分別提供給所述電源控制電路。
而且，在最佳實施例中，在所述第一半導體電路部形成有多個需要提供高精度的延遲時間的電路，對應(yīng)于所述多個需要提供高精度的延遲時間的電路而共用地設(shè)有一個所述延遲時間監(jiān)控電路。所述第一半導體電路部的需要提供高精度延遲時間的電路具有多個邏輯門元件串聯(lián)而成的電路結(jié)構(gòu)，而所述延遲時間監(jiān)控電路具有與需要提供高精度延遲時間的所述電路相同或類似的多個邏輯門元件串聯(lián)而成的電路結(jié)構(gòu)。
所述延遲時間監(jiān)控電路具有向傳送的邏輯信號提供與所述半導體集成電路內(nèi)的標準時鐘信號的周期相同的延遲時間的結(jié)構(gòu)，在所述電源控制電路，作為所述標準的延遲時間而使用所述標準時鐘信號的周期。
所述第一半導體電路部、所述第二半導體電路部、所述延遲時間監(jiān)控電路、以及所述電平轉(zhuǎn)換電路是由CMOS·IC一體形成，這些之外再包括所述第二電源及所述電平轉(zhuǎn)換電路，也是由CMOS·IC一體形成。
附圖的簡要說明

圖1是根據(jù)本發(fā)明的半導體集成電路裝置的一實施例的電路結(jié)構(gòu)框圖；圖2是具體表示取出圖1的半導體集成電路裝置的一個信號通路后的第一及第二的兩個電平轉(zhuǎn)換電路的電路連接圖；圖3是表示構(gòu)成圖2的第二電平轉(zhuǎn)換電路的CMOS·FET的導通/斷開狀態(tài)的電路連接圖；圖4是表示用于圖1的半導體集成電路裝置的延遲電路一實施例的電路連接圖；圖5是表示向圖4的延遲電路輸入的時鐘信號與被該延遲電路所延遲的時鐘信號之間關(guān)系的時序圖；圖6是現(xiàn)有的半導體集成電路裝置的一實施例的電路結(jié)構(gòu)示意圖；圖7是表示用于圖6的半導體集成電路裝置的延時調(diào)整電路的一實施例的電路連接圖；圖8是表示包含于圖6的半導體集成電路裝置的第一半導體電路部中的延遲電路的延遲時間Tpd與第二半導體電路部的消耗功率P2之間關(guān)系的特性曲線圖；圖9是表示包含于圖6的半導體集成電路裝置的第一半導體電路部中的延遲電路的延遲時間Tpd與電源電壓E1之間關(guān)系的特性曲線圖。
下面，參照圖1至圖5詳細說明本發(fā)明的實施例。并且，為了簡便地進行說明，在下面以本發(fā)明用于IC試驗裝置的定時發(fā)生電路、且由MOS·IC特別是CMOS·IC構(gòu)成所述定時信號發(fā)生電路的延遲電路為例進行說明，但本發(fā)明并不是限定于此，這是不言而喻的。而且，同圖6相對應(yīng)的部分或元件使用同一標號，并略去了不必要的說明。
圖1是根據(jù)本發(fā)明的半導體集成電路裝置的一實施例的電路結(jié)構(gòu)框圖，是由一個IC芯片(在本實施例這是LSI芯片)形成的。所述IC芯片10包括第一半導體電路部1，包含由用于向所傳送的信號提供高精度延遲時間的CMOS·IC構(gòu)成的延遲電路；兩個第二半導體電路部2-1和2-1，分別設(shè)于所述第一半導體電路部1的輸入端和輸出端，并包含提供給所傳送的信號的延遲時間的精度不高也可的其它邏輯電路；第一電平轉(zhuǎn)換電路12和第二電平轉(zhuǎn)換電路13，分別插入于第一半導體電路部1的輸入端及輸出端與兩個第二半導體電路部2-1及2-2之間。如上所述地，在本實施例中，所述第一半導體電路部1、兩個第二半導體電路部2-1及2-2、第一及第二電平轉(zhuǎn)換電路12及13以各自分離的狀態(tài)形成一個CMOS·IC。
在本發(fā)明中，將驅(qū)動IC芯片10的電源分為普通的恒定電壓輸出的第一電源7和輸出電壓可變的第二電源8，通過第一電源7驅(qū)動所述兩個第二半導體電路部2-1及2-2，通過第二電源8驅(qū)動包含所述延遲電路的第一半導體電路部1。而且，在第一半導體電路部1內(nèi)一體形成著用于檢測在所述第一半導體電路部1的延遲電路中傳送的信號的延遲時間監(jiān)控電路3，并且，還在IC芯片10的外部設(shè)有控制第二電源8的輸出電壓的電源控制電路9，用于將由所述延遲時間監(jiān)控電路3檢測到的第一半導體電路部1的延遲時間于標準值(標準延遲時間)相比較后求出其差值并使其差值成為零。
本實施例中，在第一半導體電路部1上形成有提供高精度的延遲時間所需的多個(n個，n是1以上的整數(shù))獨立的延遲電路，對從n個獨立的信號通路的輸入端子開始經(jīng)過前邊的第二半導體電路部2-1及第一電平轉(zhuǎn)換電路12而向?qū)?yīng)的延遲電路輸入的信號，進行規(guī)定時間的延遲后輸出。各延遲電路是由串聯(lián)的多個CMOS構(gòu)造的邏輯門元件構(gòu)成。
并且，提供高精度的延遲時間所需的延遲電路的個數(shù)可根據(jù)需要適當增減，這是不言而喻的。而且，n個延遲電路提供給所傳送的信號的延遲時間相互不同也可，或者相同也可，各延遲電路還可以具有將輸入信號單獨延遲的結(jié)構(gòu)，或者可以具有由任意多個延遲電路的組合進行延遲的結(jié)構(gòu)。此外，對應(yīng)一個延遲電路的信號通路可以不是一個，例如，可以多個信號通連接在一個延遲電路上，輸入相位不同的邏輯信號(脈沖信號)后進行延遲，也可以將多個信號通路連接在一個延遲電路中延遲時間不同的部分。再者，在第一半導體電路部1的輸入端或輸出端、或兩側(cè)，可以連接參照圖6說明的上述現(xiàn)有實施例中使用的延時調(diào)整電路4，也可以不連接。
在本實施例中，通過設(shè)于IC芯片外部的所述電源控制電路9進行的對第二電源8的控制過程是，當設(shè)于第一半導體電路部1的延遲電路附近的延遲時間監(jiān)控電路3的延遲時間發(fā)生變化時，通過由延遲時間監(jiān)控電路3提供的延遲時間監(jiān)控信號Sa和Sb檢測出所述延遲時間的變化，使向第一半導體電路部1提供的第二電源8的電源電壓E2，向使檢測出的變化為零的方向變化。
具體地說，由于各延遲電路由被串聯(lián)的多個COMS構(gòu)造的邏輯門元件構(gòu)成，因此在第一半導體電路部1的適當位置，將同這些延遲電路中具有代表性的延遲電路相同的結(jié)構(gòu)或具有相同結(jié)構(gòu)的邏輯電路作為延遲時間監(jiān)控電路3而一體形成。提供給所述延遲時間監(jiān)控電路3輸入端的標準邏輯信號(例如同步脈沖信號)和被所述延遲時間監(jiān)控電路3延遲的標準邏輯信號，分別作為延遲時間監(jiān)控信號Sa和Sb而提供給電源控制電路9，在所述電源控制電路9中檢測出延遲時間監(jiān)控信號Sa和Sb的相位差，并使所述相位差為零地控制提供給第一半導體電路部1的第二電源電路8的電源電壓E2。
如果延遲時間監(jiān)控電路3設(shè)在第一半導體電路部1的各延遲電路的附近，雖然可以檢測出個延遲電路的延遲時間的變化，但為消除各延遲電路的各自的延遲時間變化就只能從第二電源8獨立地向各延遲電路提供工作電壓。因此，電路結(jié)構(gòu)變得非常復雜。IC芯片是很小的部件，因此第一半導體電路部1所占面積更小。從本發(fā)明者們的實驗結(jié)果得知，在第一半導體電路部1的多個延遲電路的適當位置，只設(shè)置一個共用的延遲時間監(jiān)控電路3就可以充分地消除各延遲電路的延遲時間的變化。因此，在本實施例中的所有延遲電路上都只設(shè)一個公用的延遲時間監(jiān)控電路3，整體的電路結(jié)構(gòu)非常簡單，但不言而喻，在各延遲電路上分別設(shè)置延遲時間監(jiān)控電路或設(shè)置少于延遲電路個數(shù)的多個延遲時間監(jiān)控電路也是可以的。
如上所述，現(xiàn)有技術(shù)的半導體集成電路裝置中，當?shù)诙雽w電路部2-1、2-2的消耗功率P2變化且其溫度T2變化時，第一半導體電路部1的由CMOS·IC構(gòu)成的延遲電路的延遲時間Tpd如圖8所述地變化，并且，第二電源電路8提供給電電源半導體電路部1的工作電壓E2發(fā)生變動時，其延遲電路的延遲時間Tpd如圖9所述地變化(圖9表示延遲時間Tpd與電源電壓E1之間的關(guān)系，第二電源電路8的電源電壓E2與延遲時間Tpd之間的關(guān)系也與此相同)。從而，設(shè)在延遲電路附近的延遲時間監(jiān)控電路3的延遲時間也與延遲電路的延遲時間Tpd相同地變化。
根據(jù)所述實施例的電路結(jié)構(gòu)，通過電源控制電路9使由延遲時間監(jiān)控電路3提供的延遲時間監(jiān)控信號Sa與Sb的相位差為零地控制第二電源8的電源電壓E2，因此，第二半導體電路部2-1、2-2的消耗功率P2例如增大時，使第二半導體電路部2-1、2-2的溫度T2增加進而使第一半導體電路部1的延遲電路的延遲時間Tpd增加，此時，通過電源控制電路9的控制以提高提供給第一半導體電路部1的第二電源8的電源電壓E2。其結(jié)果，如圖9所示地，第一半導體電路部1的延遲電路的延遲時間Tpd減小。從而，立即消除第一半導體電路部1的延遲電路的延遲時間的增加，使其恢復到規(guī)定的延遲時間。如此地，可經(jīng)常穩(wěn)定地向在第一半導體電路部1的延遲電路中傳送的信號提供高精度的延遲時間，能夠得到期望的高精度的定時信號。
圖2是表示本實施例中在第一半導體電路部1與其前部及后部的兩個第二半導體電路部2-1及2-2之間分別插入的的第一及第二電平轉(zhuǎn)換電路12及13的一具體實施例的電路連接圖。所述第一及第二電平轉(zhuǎn)換電路12及13的作用是，使第一半導體電路部1和第二半導體電路部2-1、2-2不會因輸出電壓可不同的分開的第一電源7和第二電源8而受惡劣影響地穩(wěn)定地工作。而且，在圖2中是取出圖1所示的實施例中的關(guān)聯(lián)到一個信號通路的電路部分(1、2-1、2-2、12、13)而表示的，但由于其余的信號通路部分也可以是相同的結(jié)構(gòu)，因此未圖示。但是，在第一半導體電路部1一體形成的延遲時間監(jiān)控電路3、設(shè)在IC芯片10外部的第一電源7、輸出電壓可變的第二電源8、以及電源控制電路9是各信號通路共用的。而且，圖2表示的是第一電源7的輸出電壓E1和第二電源8的可變的輸出電壓E2的關(guān)系為E1＞E2時的第一及第二電平轉(zhuǎn)換電路12及13的一個具體實施例。
在本實施例中，第一電平轉(zhuǎn)換電路12包括由基極之間和漏極之間分別相連的p溝道MOS·FET Q1和n溝道MOS·FET Q2的串聯(lián)電路構(gòu)成的CMOS結(jié)構(gòu)的第一反向器；同樣地由基極之間和漏極之間分別相連的p溝道MOS·FET Q3和n溝道MOS·FET Q4的串聯(lián)電路構(gòu)成的CMOS結(jié)構(gòu)的第二反向器。前部的第二半導體電路部2-1被第一電源7的電壓E1所驅(qū)動，因此其邏輯輸出信號(脈沖信號)的振幅大體上與第一電源7的電壓E1大致相等。所述前部的第二半導體電路部2-1的脈沖信號送給第一電平轉(zhuǎn)換電路12的第一反向器的柵極，在這里極性被反向后提供給第二反向器的柵極。在本實施例中，第一電平轉(zhuǎn)換電路12被第二電源8所驅(qū)動，因此從第一電平轉(zhuǎn)換電路12輸出的脈沖信號的振幅與第二電源8的電壓E2大致相等，轉(zhuǎn)換成為具有適用于同樣被第二電源8所驅(qū)動的第一半導體電路部1中信號處理的振幅的脈沖信號。
與此相對應(yīng)，第二電平轉(zhuǎn)換電路13包括由基極之間和漏極之間分別相連的p溝道MOS·FET Q5和n溝道MOS·FET Q6的串聯(lián)電路構(gòu)成的CMOS結(jié)構(gòu)的第三反向器；同樣地由基極之間和漏極之間分別相連的p溝道MOS·FET Q7和n溝道MOS·FET Q8的串聯(lián)電路構(gòu)成的CMOS結(jié)構(gòu)的第四反向器；由漏極之間相連接的p溝道MOS·FET Q9和n溝道MOS·FET Q10的串聯(lián)電路構(gòu)成的CMOS結(jié)構(gòu)的第一輸出電路；同樣地由漏極之間相連接的p溝道MOS·FET Q11和n溝道MOS·FET Q12的串聯(lián)電路構(gòu)成的CMOS結(jié)構(gòu)的第二輸出電路，這些CMOS結(jié)構(gòu)的第一輸出電路和第二輸出電路構(gòu)成正反饋放大器，因此，成為所述第二電平轉(zhuǎn)換電路13的輸出信號的第二輸出電路的邏輯輸出信號正反饋給第一輸出電路的p溝道MOS·FET Q9的柵極。
第三反向器的輸出信號提供給第四反向器的輸入端和第二輸出電路的n溝道MOS·FET Q12的基極，第四反向器的輸出信號提供給第一輸出電路的n溝道MOS·FET Q10的基極。因此，所述正反饋放大器的第一及第二輸出電路中分別只有一側(cè)的MOS·FET工作，并將提供的脈沖信號放大后輸出。
圖3是表示被第一半導體電路部1的延遲電路延遲規(guī)定時間的脈沖信號輸入給圖2所示的第二電平轉(zhuǎn)換電路13時的、第三及第四反向器和第一及第二輸出電路的各輸出端的脈沖信號極性和構(gòu)成這些電路的各MOS·FETQ5～Q12的開(on)/斷(off)動作的電路連接圖。
當被第一半導體電路部1的延遲電路延遲規(guī)定時間的正脈沖信號(下面稱為L/H信號)輸入給第二電平轉(zhuǎn)換電路13的輸入端子IN時，該脈沖信號被由第二電源8所驅(qū)動的第三反向器反向后成為負向脈沖信號(下面稱為H/L)，然后分別提供給同樣由第二電源8所驅(qū)動的第四反向器的輸入端和由電源7所驅(qū)動的正反饋放大器的第二輸出電路的n溝道MOS·FET Q12的柵極。所述H/L信號的振幅與第二電源8的電壓E2大致相等。被第四反向器再次反向而恢復原來極性的L/H信號(具有與第二電源8的電壓E2大致相等的振幅)提供給由第一電源7所驅(qū)動的正反饋放大器的第一輸出電路的n溝道MOS·FET Q10的柵極。因此，第一輸出電路的MOS·FET Q9及Q10的柵極分別提供有L/H信號，另一方面，第二輸出電路的MOS·FET Q11及Q12的柵極分別提供有H/L信號。由第一電源7驅(qū)動的正反饋放大器將輸入的L/H信號放大成具有與第一電源7的電壓E1大致相等的振幅的信號后輸出。所以，輸入給第二電平轉(zhuǎn)換電路13的L/H信號被轉(zhuǎn)換成具有適用于同樣由第一電源7驅(qū)動的后部的第二半導體電路部2-2中信號處理的振幅的脈沖信號。并且，電平轉(zhuǎn)換后提供給輸出端子OUT。
而且，圖2表示的雖然是第一電源7的輸出電壓E1和第二電源8的可變的輸出電壓E2的關(guān)系為E1＞E2時的第一及第二電平轉(zhuǎn)換電路12及13的一個具體實施例，但是，當E1＜E2時也可由相同的電路結(jié)構(gòu)實現(xiàn)第一及第二電平轉(zhuǎn)換電路12及13。而且，在圖1中的第一電平轉(zhuǎn)換電路12上連接了第一電源7及第二電源8，但是，也可以是第一電平轉(zhuǎn)換電路12由第一電源7和第二電源8量兩者驅(qū)動而第二電平轉(zhuǎn)換電路13由驅(qū)動第二半導體電路部的電源驅(qū)動的電路結(jié)構(gòu)，或是第一及第二電平轉(zhuǎn)換電路12及13由第一電源7及第二電源8兩者驅(qū)動的電路結(jié)構(gòu)，因此圖1表示的是包含這些變形實施例的連接圖。
圖4表示在所述第一半導體電路部1內(nèi)一體形成的延遲時間監(jiān)控電路3的一個具體實施例。如上所述，第一半導體電路部1中的各延遲電路是由串聯(lián)的多個CMOS結(jié)構(gòu)的邏輯門元件構(gòu)成的，因此將與這些延遲電路中具代表性的一個延遲電路相同的結(jié)構(gòu)或具有相同結(jié)構(gòu)的邏輯門電路，作為延遲時間監(jiān)控電路3而一體形成在第一半導體電路部1的適當位置。圖4中所示的延遲時間監(jiān)控電路3具有與第一半導體電路部1內(nèi)的一個延遲電路相同的電路結(jié)構(gòu)，并由多個邏輯門元件G1～Gn的串聯(lián)電路構(gòu)成。這些邏輯門電路在本實施例中，是由CMOS·IC構(gòu)成的反向器，將提供給輸入端子IN的標準邏輯信號(在本實施例中是IC芯片內(nèi)10的標準時鐘信號CLK)延遲規(guī)定時間后以同一極性從輸出端子OUT輸出。標準時鐘信號CLK如圖5中A所示地具有周期T。
電源控制電路9包含相位比較器，在所示相位比較器中，檢測作為延遲時間監(jiān)控信號Sa而提供的標準時鐘信號CLK和被延遲時間監(jiān)控電路3延遲規(guī)定時間后從其輸出端子OUT作為延遲時間監(jiān)控信號Sb而提供的標準時鐘信號CLK之間的相位差。電源控制電路9使檢測到的延遲時間監(jiān)控信號Sa與Sb之間的相位差為零地控制提供給電源半導體電路部1的第二電源8的電源電壓E2。
為了說明簡單，本實施例中的延遲時間監(jiān)控電路3設(shè)定有延遲時間的目標值，使得在輸入的標準時鐘信號CLK的周期T上加相等的傳送延遲時間而輸出。從而，電源控制電路9能夠?qū)藴蕰r鐘CLK的周期T作為標準延遲時間Tr而使用。電源控制電路9根據(jù)提供的延遲時間監(jiān)控信號Sa檢測出標準延遲時間Tr＝T，根據(jù)提供的延遲時間監(jiān)控信號Sb檢測出延遲時間監(jiān)控電路3現(xiàn)時刻的傳送延遲時間Tpd，并求出二者的相位差Δ＝Tpd-T，使所述相位差Δ為零地控制第二電源8的電壓E2。如圖5B所示，當延遲時間監(jiān)控電路3的現(xiàn)時刻的傳送延遲時間Tpd小于標準延遲時間Tr時，由于相位差Δ為負值，因此第二半導體電路部2-1、2-2的消耗功率減少、其溫度降低。
并且，由于檢測出相位差Δ即可，因此可如上所述地，既可以檢測出延遲時間監(jiān)控電路3的現(xiàn)時刻的傳送延遲時間Tpd和標準延遲時間Tr＝T的各自值并求出其差值，也可以不檢測傳送延遲時間Tpd和標準延遲時間Tr的各自值而求出相位差。
如上所述地，若第二半導體電路部2-1、2-2的消耗功率P2減少、由此第二半導體電路部2-1、2-2的溫度T2降低而使第一半導體電路部1的延遲時間監(jiān)控電路3的延遲時間Tpd減小，則電源控制電路9使提供給第一半導體電路部1的第二電源8的電源電壓E2根據(jù)檢測出的相位差Δ的值降低。其結(jié)果，如圖9所示，第一半導體電路部1的延遲時間監(jiān)控電路3、且各延遲電路的延遲時間Tpd增大。因此，第一半導體電路部1的各延遲電路的延遲時間的減小立即停止而恢復到預(yù)先設(shè)定的規(guī)定延遲時間。如此，即使產(chǎn)生溫度變動或電壓變動，也可以經(jīng)常穩(wěn)定向在第一半導體電路部1的延遲電路中傳送的信號提供高精度的延遲時間，并可獲得期望的高精度定時信號。
在所述實施例中，是以適用于IC試驗裝置的定時發(fā)生電路的情況為例說明本發(fā)明的，但不言而喻，它也適用于定時發(fā)生電路以外的、包含由需要提供高精度延遲時間的半導體集成電路構(gòu)成的各種電路，以及由IC試驗裝置以外的半導體集成電路組成的、需要提供高精度延遲時間的電路等。即，本發(fā)明也適用于延遲電路之外的對所傳送的邏輯信號產(chǎn)生延遲的各種集成電路，可取得同樣的作用效果。而且，IC芯片10的電路結(jié)構(gòu)也不限定于圖1所示的結(jié)構(gòu)。
并且，當如圖2所示地在第一半導體電路部1只設(shè)有一個需要提供高精度延遲時間的延遲電路1的時候，即單通道的時候，由于在通路之間不存在延遲時間偏差的問題，因此沒必要設(shè)置圖6的現(xiàn)有實施例中所述的延遲時間調(diào)整電路4，實現(xiàn)經(jīng)濟化。而且，在本實施例中，是將第一電源7、第二電源8和電源控制電路9設(shè)在IC芯片10的外部，但也可將第二電源8和電源控制電路9設(shè)在IC芯片10內(nèi)，這種情況下，由于能夠包含第二電源8和電源控制電路9而作為一個IC芯片制造，因此可提高制造效率且降低成本。
由延時說明可知，根據(jù)本發(fā)明，在由包含現(xiàn)有提供高精度延遲時間的電路的第一半導體電路部1和可以不提供高精度延遲時間的第二半導體電路部2形成一個IC芯片、且包含驅(qū)動所述IC芯片的一定輸出電壓的第一電源的半導體集成電路中，設(shè)有延遲時間監(jiān)控電路和延遲誤差補正電路，所述延遲時間監(jiān)控電路一體形成在對包含需要提供高精度延遲時間的電路的第一半導體電路部進行驅(qū)動的輸出電壓可變的第二電源和需要提供高精度延遲時間的所述電路附近，用于檢測在所述電路中傳送的信號的延遲時間，所述延遲誤差補正電路對所述第二電源的輸出電壓進行控制，以使由所述延遲時間監(jiān)控電路檢測到的、需要提供高精度延遲時間的所述電路的傳送延遲時間總為標準值(標準延遲時間)。因此，如果由所述延遲時間監(jiān)控電路檢測到的、第一半導體電路部的需要提供高精度延遲時間的電路的延遲時間相對于標準值發(fā)生變動，則所述電源控制電路控制所述第二電源而使延遲時間監(jiān)控電路的延遲時間返回到標準值。因此，盡管發(fā)生IC芯片的溫度變化、時效變化或電源電壓的變動，但使在第一半導體電路部的需要提供高精度延遲時間的電路中傳送的信號的傳送延遲時間經(jīng)常大致固定地進行控制，所以，在所述需要高精度延遲時間的電路中傳送的信號的傳送延遲時間總是大致固定，處于穩(wěn)定的狀態(tài)。
權(quán)利要求
1.一種半導體集成電路裝置，由包含由至少一個邏輯元件構(gòu)成的、需要向傳送的信號提供高精度的延遲時間的電路的第一半導體電路部，和設(shè)于所述第一半導體電路部的附近、向傳送的信號提供的延遲時間的精度不高也可的第二半導體電路部，作為一個半導體集成電路而一體形成，且包括驅(qū)動所述半導體集成電路的第一電源，其特征在于，在所述半導體集成電路裝置中，由所述第一電源驅(qū)動所述第二半導體電路部的同時，還具有延遲誤差補正電路，所述延遲誤差補正電路包括第二電源，對包含需要提供所述高精度延遲時間的電路的第一半導體電路部進行驅(qū)動，且輸出電壓可變；延遲時間監(jiān)控電路，一體形成于所述第一半導體電路部內(nèi)的需要提供高精度延遲時間的電路附近，用于檢測在所述電路中傳送的信號的延遲時間；電源控制電路，控制所述第二電源的輸出電壓，以使由所述延遲時間監(jiān)控電路檢測的、需要提供所述高精度延遲時間的電路的傳送延遲時間經(jīng)常地成為標準延遲時間。
2.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，在所述第一半導體電路部與所述第二半導體電路部之間插入有電平轉(zhuǎn)換電路，所述電平轉(zhuǎn)換電路使邏輯信號的振幅調(diào)整為分別對所述第一半導體電路部及第二半導體電路部進行驅(qū)動的所述第二電源及第一電源的電壓。
3.如權(quán)利要求1、2所述的半導體集成電路裝置，其特征在于，所述電源控制電路檢測出所述延遲時間監(jiān)控電路與標準的延遲時間的相位差，并使所述相位差成為零地控制所述第二電源的電壓。
4.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，將所述半導體集成電路內(nèi)的標準時鐘信號作為所述延遲時間監(jiān)控電路的輸入信號而使用，并將所述標準時鐘信號和由所述延遲時間監(jiān)控電路所延遲的標準時鐘信號作為延遲時間監(jiān)控信號而分別提供給所述電源控制電路。
5.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，所述延遲時間監(jiān)控電路與第一半導體電路部的需要提供高精度延遲時間的電路具有相同的結(jié)構(gòu)，由至少一個邏輯元件構(gòu)成。
6.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，在所述第一半導體電路部形成有多個需要提供高精度的延遲時間的電路，對應(yīng)于所述多個需要提供高精度的延遲時間的電路而共用地設(shè)有一個所述延遲時間監(jiān)控電路。
7.如權(quán)利要求3所述的半導體集成電路裝置，其特征在于，所述延遲時間監(jiān)控電路具有向傳送的邏輯信號提供與所述半導體集成電路內(nèi)的標準時鐘信號的周期相同的延遲時間的結(jié)構(gòu)，作為所述標準的延遲時間而使用所述標準時鐘信號的周期。
8.如權(quán)利要求2所述的半導體集成電路裝置，其特征在于，所述第一半導體電路部、所述第二半導體電路部、所述延遲時間監(jiān)控電路、以及所述電平轉(zhuǎn)換電路是由CMOS·IC一體形成。
9.如權(quán)利要求2所述的半導體集成電路裝置，其特征在于，所述第一半導體電路部、所述第二半導體電路部、所述延遲時間監(jiān)控電路、所述第二電源、所述電源控制電路、以及所述電平轉(zhuǎn)換電路是由CMOS·IC一體形成。
10.如權(quán)利要求2所述的半導體集成電路裝置，其特征在于，所述第一半導體電路部的需要提供高精度延遲時間的電路具有多個邏輯門元件串聯(lián)而成的電路結(jié)構(gòu)，而所述延遲時間監(jiān)控電路具有與需要提供高精度延遲時間的所述電路相同或類似的多個邏輯門元件串聯(lián)而成的電路結(jié)構(gòu)。
11.一種半導體集成電路裝置，由包含由至少一個邏輯元件構(gòu)成的、需要向傳送的信號提供高精度的延遲時間的電路的第一半導體電路部，和設(shè)于所述第一半導體電路部的前端及后端、向傳送的信號提供的延遲時間的精度不高也可的第二半導體電路部，作為一個半導體集成電路而一體形成，且包括驅(qū)動所述半導體集成電路的第一電源，其特征在于，在所述半導體集成電路裝置中，由所述第一電源驅(qū)動所述第二半導體電路部的同時，還具有延遲誤差補正電路，所述延遲誤差補正電路包括第二電源，對包含需要提供所述高精度延遲時間的電路的第一半導體電路部進行驅(qū)動，且輸出電壓可變；延遲時間監(jiān)控電路，一體形成于所述第一半導體電路部內(nèi)的需要提供高精度延遲時間的電路附近，用于檢測在所述電路中傳送的信號的延遲時間；電源控制電路，控制所述第二電源的輸出電壓，以使由所述延遲時間監(jiān)控電路檢測的、所述延遲電路的傳送延遲時間經(jīng)常地成為標準延遲時間；第一電平轉(zhuǎn)換電路，插入在所述第一半導體電路部與所述前端的所述第二半導體電路部之間，使邏輯信號的振幅調(diào)整為分別對所述第一半導體電路部及第二半導體電路部進行驅(qū)動的所述第二電源及第一電源的電壓；第二電平轉(zhuǎn)換電路，插入在所述第一半導體電路部與所述第二半導體電路部之間，邏輯信號的振幅調(diào)整為分別對所述第一半導體電路部及第二半導體電路部進行驅(qū)動的所述第二電源及第一電源的電壓。
12.如權(quán)利要求11所述的半導體集成電路裝置，其特征在于，所述電源控制電路檢測出所述延遲時間監(jiān)控電路與標準的延遲時間的相位差，并使所述相位差成為零地控制所述第二電源的電壓。
13.如權(quán)利要求11所述的半導體集成電路裝置，其特征在于，將所述半導體集成電路內(nèi)的標準時鐘信號作為所述延遲時間監(jiān)控電路的輸入信號而使用，并將所述標準時鐘信號和由所述延遲時間監(jiān)控電路所延遲的標準時鐘信號作為延遲時間監(jiān)控信號而分別提供給所述電源控制電路。
14.如權(quán)利要求11所述的半導體集成電路裝置，其特征在于，所述延遲時間監(jiān)控電路與第一半導體電路部的需要提供高精度延遲時間的電路具有相同的結(jié)構(gòu)，由至少一個邏輯元件構(gòu)成。
15.如權(quán)利要求11所述的半導體集成電路裝置，其特征在于，在所述第一半導體電路部形成有多個需要提供高精度的延遲時間的電路，對應(yīng)于所述多個需要提供高精度的延遲時間的電路而共用地設(shè)有一個所述延遲時間監(jiān)控電路。
16.如權(quán)利要求12所述的半導體集成電路裝置，其特征在于，所述延遲時間監(jiān)控電路具有向傳送的邏輯信號提供與所述半導體集成電路內(nèi)的標準時鐘信號的周期相同的延遲時間的結(jié)構(gòu)，作為所述標準的延遲時間而使用所述標準時鐘信號的周期。
17.如權(quán)利要求11所述的半導體集成電路裝置，其特征在于，所述第一半導體電路部、所述前端及后端的第二半導體電路部、所述延遲時間監(jiān)控電路、以及所述第一及第二電平轉(zhuǎn)換電路是由CMOS·IC一體形成。
18.如權(quán)利要求11所述的半導體集成電路裝置，其特征在于，所述第一半導體電路部、所述前端及后端的第二半導體電路部、所述延遲時間監(jiān)控電路、所述第二電源、所述電源控制電路、以及所述第一及第二電平轉(zhuǎn)換電路是由CMOS·IC一體形成。
19.如權(quán)利要求11所述的半導體集成電路裝置，其特征在于，所述第一半導體電路部的需要提供高精度延遲時間的電路具有多個邏輯門元件串聯(lián)而成的電路結(jié)構(gòu)，而所述延遲時間監(jiān)控電路具有與需要提供高精度延遲時間的所述電路相同或類似的多個邏輯門元件串聯(lián)而成的電路結(jié)構(gòu)。
全文摘要
一種具有延遲誤差補正電路的半導體集成電路,即使在工作中發(fā)生溫度變動或電壓變動,也可向傳送的信號經(jīng)常穩(wěn)定地提供高精度的延遲時間。在所述半導體集成電路裝置中,由包含需要向傳送的信號提供高精度延遲時間的電路的第一半導體電路部1,和分別設(shè)于所述第一半導體電路部的前端與后端、向傳送的信號提供的延遲時間的精度不高也可的兩個第二半導體電路部2—1、2—2作為一個半導體集成電路而一體形成,且所述半導體集成電路裝置包括驅(qū)動所述半導體集成電路的第一電源7,而且,由第一電源驅(qū)動兩個第二半導體電路部的同時,還設(shè)有延遲誤差補正電路,所述延遲誤差補正電路包括:驅(qū)動第一半導體電路部的輸出電壓可變的第二電源8;一體形成于需要提供所述高精度延遲時間的電路附近,用于檢測在所述電路中傳送的信號的延遲時間的延遲時間監(jiān)控電路3;電源控制電路9,控制第二電源的輸出電壓,以使由所述延遲時間監(jiān)控電路檢測的、需要提供高精度延遲時間的電路的傳送延遲時間經(jīng)常成為標準延遲時間;第一及第二電平轉(zhuǎn)換電路,分別插入于第一半導體電路部與前端的第二半導體電路部之間、及第一半導體電路部與后端的第二半導體電路部之間,將邏輯信號的振幅調(diào)整為分別驅(qū)動這些第一半導體電路部及第二半導體電路部的所述第二電源及第一電源的電壓。
文檔編號H03K5/00GK1176713SQ96192168
公開日1998年3月18日 申請日期1996年12月27日 優(yōu)先權(quán)日1995年12月28日
發(fā)明者岡安俊幸, 鈴木博夫 申請人:株式會社愛德萬測試