專利名稱：過取樣噪聲轉(zhuǎn)移裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種數(shù)字模擬信號的轉(zhuǎn)換裝置，特別是關(guān)于一種過取樣噪聲轉(zhuǎn)移裝置。
如

圖1所示，為一過取樣噪聲轉(zhuǎn)移裝置的信號轉(zhuǎn)換圖示，過取樣(Oversampling)噪聲轉(zhuǎn)移裝置1適用于一數(shù)字模擬轉(zhuǎn)換器內(nèi)，用以將脈沖碼調(diào)制信號2(PCM)轉(zhuǎn)變成脈沖疏密調(diào)制信號3(PDM)(pulsedensity modulation)輸出，而脈沖疏密調(diào)制信號3再經(jīng)濾波器(未圖示)濾波后，即可得一模擬信號輸出，請參照圖2，其是顯示一高階過取樣噪聲轉(zhuǎn)移裝置的方框圖示，其階數(shù)為K，其中A1，A2……AK為前回路系數(shù)，B1，B2……BK為后回路系數(shù)，特定的回路系數(shù)可得特定的調(diào)制特性，此圖是以Z轉(zhuǎn)換(Z-tramsform)表之，方塊4所示之(Z-1/1-Z-1)相當(dāng)于一個積分電路，而狀態(tài)變數(shù)SV1、SV2……SVK為此等方塊4所輸出的變數(shù)值，而狀態(tài)變數(shù)SV1、SV2……SVK與相對應(yīng)的前回路系數(shù)A1、A2……AK經(jīng)乘法器6相乘后于加法器7累加，再以單位元化電路8等量化(Quantize)后，輸出信號Y(Z)，同時，亦以負回授至加法器9，與狀態(tài)變數(shù)SV1、SV2……SVK和相對應(yīng)的后回路系數(shù)B1、B2……BK經(jīng)乘法器5相乘后于加法器7′累加的值相加，此時，亦將輸入信號X(Z)取樣相加，因回路補償之故，使Y信號與X信號依然十分類似。
熟知的過取樣噪聲轉(zhuǎn)移裝置的電路多集中于兩階串接的方法，因高階系數(shù)回路的方法其裝置十分復(fù)雜而困難。
本發(fā)明的目的是為了解決上述存在的問題利用移位寄存器來簡化裝置及布局的復(fù)雜度，使高階的過取樣噪聲轉(zhuǎn)移裝置在應(yīng)用上為之可行。
本發(fā)明提供的一種過取樣噪聲轉(zhuǎn)移裝置，其具有一自然數(shù)的階數(shù)，是根據(jù)復(fù)數(shù)時鐘信號，用以將脈沖碼調(diào)制信號轉(zhuǎn)換成脈沖疏密調(diào)制信號，該等時鐘信號分為前回路周期和后回路周期，該過取樣噪聲轉(zhuǎn)移裝置包括一系數(shù)移位寄存裝置，儲存有與該自然數(shù)同數(shù)量的復(fù)數(shù)前回路系數(shù)和與該自然數(shù)同數(shù)量的復(fù)數(shù)后回路系數(shù)，于該前回路周期內(nèi)，根據(jù)該等時鐘信號依序?qū)⒃摰惹盎芈废禂?shù)送至該系數(shù)移位寄存裝置的一輸出端輸出，于該后回路周期內(nèi)，根據(jù)該等時鐘信號依序?qū)⒃摰群蠡芈废禂?shù)送至該系數(shù)移位寄存裝置的該輸出端輸出；一變數(shù)移位寄存裝置，儲存有與該自然數(shù)同數(shù)量的復(fù)數(shù)狀態(tài)變數(shù)，于該前回路周期內(nèi)，根據(jù)該等時鐘信號依序?qū)⑴c該等前回路系數(shù)相對應(yīng)的該等狀態(tài)變數(shù)送至該變數(shù)移位寄存裝置的一輸出端輸出于該后回路周期內(nèi)，根據(jù)該等時鐘信號依序?qū)⑴c該等后回路系數(shù)相對應(yīng)的該等狀態(tài)變數(shù)送至該變數(shù)移位寄存裝置的該輸出端輸出；一乘法器，耦合于該系數(shù)移位寄存裝置的該輸出端，以及耦合于該變數(shù)移位寄存裝置的該輸出端上，用以依序?qū)⒃摰然芈废禂?shù)和相對應(yīng)的該等狀態(tài)變數(shù)相乘，得一乘積值送至該乘法器的一輸出端輸出；一累加器，耦合至該乘法器的該輸出端，是根據(jù)該等時沖信號依序?qū)⒃摮朔ㄆ鬏敵龅脑摮朔e值累加成累加值，于該前回路周期后取該累加值的一正負位元信號送至該累加器的一輸出端輸出；一正負溢位裝置，耦合至該累加器上，用以將該累加器的該輸出端輸出的該正負位元信號鎖定成該脈沖疏密調(diào)制信號輸出，并于該后回路周期內(nèi)所具有的第一個該時沖信號時間內(nèi)，根據(jù)該正負元信號決定一第一參考值和一第二參考值中的一者耦合至該累加器上做累加；一多元加法器，耦合至該變數(shù)移位寄存裝置的該輸出端、該累加器以及用以接收該脈沖碼調(diào)制信號，是于該后回路周期內(nèi)，依序更新該等狀態(tài)變數(shù)，并于該后回路周期所具有的一最末該時沖信號的時間內(nèi)，接收該脈沖碼調(diào)制信號。
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，特舉一較佳實施例，并配合附圖，作詳細說明如下附圖簡要說明圖1是一過取樣噪聲轉(zhuǎn)移裝置的信號轉(zhuǎn)移示意圖；圖2是一高階過取樣噪聲轉(zhuǎn)移裝置的方框圖；圖3是本發(fā)明的過取樣噪聲轉(zhuǎn)移裝置一較佳實施例的電路圖；以及圖4是本發(fā)明的過取樣噪聲轉(zhuǎn)移裝置中，相位解碼器的輸出信號時序圖。
請參照圖3，為本發(fā)明的過取樣噪聲轉(zhuǎn)移裝置一較佳實施例電路圖，是以四階(K＝4)的回路為例，另外，并配合圖4的時序圖來說明。
其中Xin(fsys)為輸入數(shù)據(jù)總線，為一脈沖碼調(diào)制信號(PCM)，其過取樣頻率(oversampling rate)為fsys，而CLK為時沖信號，如圖4所示，相位0到相位3為前回路周期，相位4至相位7為后回路周期，而相位0至相位7為一個取樣數(shù)據(jù)的處理周期，所以CLK的頻率為fsys的8倍(亦即2K倍，因本例是四階的回路，故為8倍)，而本發(fā)明的過取樣噪聲轉(zhuǎn)移裝置包括下列各裝置(1)系數(shù)移位寄存裝置10儲存有四個(K＝4)前回路系數(shù)A1，A2，A3，A4和四個(K＝4)后回路系數(shù)B1，B2，B3，B4；于前回路周期內(nèi)，根據(jù)相位0至相位3時沖信號CLK的順序，依序?qū)4，A3，A2，A1送至系數(shù)移位寄存裝置10的輸出端輸出；于后回路周期內(nèi)，根據(jù)相位4至相位7時鐘信號CLK的順序，依序?qū)4，B3，B2，B1由系數(shù)移位寄存裝置10的輸出端輸出。
(2)變數(shù)移位寄存裝置20儲存有四個(K＝4)狀態(tài)變數(shù)SV1，SV2，SV3，SV4；于前回路周期內(nèi)，根據(jù)相位0至相位3時鐘信號CLK的順序，依序?qū)V4，SV3，SV2，SV1送至變數(shù)移位寄存裝置20的輸出端輸出；于后回路周期內(nèi)，根據(jù)相位4至相位7時鐘信號CLK的順序，依序?qū)V4，SV3，SV2，SV1送至變數(shù)移位寄存裝置20的輸出端輸出。
(3)乘法器30用以耦接于系數(shù)移位寄存裝置10的輸出端和變數(shù)移位寄存裝置20的輸出端，用以將由此二輸出端輸出的系數(shù)和狀態(tài)變數(shù)相乘后，得一乘積值送至乘法器30的輸出端輸出，如相位0時，此乘積值為A4×SV4，相位1為A3×SV3，相位2為A2×SV2，相位3為A1×SV1，相位4為B4×SV4，相位5為B3×SV3，相位6為B2×SV2，相位7為B1×SV1。
(4)累加器40耦合至乘法器30的輸出端，根據(jù)時沖信號CLK依序?qū)⒊朔ㄆ?0輸出的乘積值累加成一累加值，并取累加值的正負位元信號sign_bit送至累加器40的輸出端輸出。
(5)正負溢位裝置50耦合于累加器40上，用以接收累加器40的輸出端輸出的正負位元信號sign_bit，并于相位4，將其鎖定成脈沖疏密調(diào)制信號Yout(fsys)輸出，并于后回路周期內(nèi)所具有的第一個時鐘信號(亦即相位K，本例為相位4)的時間內(nèi)，根據(jù)正負位元信號sign_bit決定第一參考值-ref或第二參考值+ref中的一者輸出，回授送至累加器40內(nèi)做累加，若sign_bit＝“0”則以第一參考值-ref送至累加器40，若sign_bit＝“1”則以第二參考值+ref送至累加器40，本實施例中以256為ref的值。
(6)多元加法器60耦合至變數(shù)移位裝置20的輸出端累加器40以及用以接收脈沖碼調(diào)制信號輸入Xin(fsys)，是于后回路周期內(nèi)，依序更新變數(shù)移位寄存器20內(nèi)的狀態(tài)變數(shù)SV4，SV3，SV2，如于相位4完成后，更新SV4＝SV4＋SV3，相位5完成后更新SV3＝SV3＋SV2，相位6更新SV2＝SV2＋sv1，而于后回路周期具有的最末時沖信號(亦即相位2K-1時，本例系指相位7)的時間內(nèi)，接收累加器40的累加值，并與Xin(fsys)和SV1相加，于相位7完成后，更新成狀態(tài)變數(shù)SV1。
另外，尚需包括一個相解碼器70，是根據(jù)時沖信號CLK產(chǎn)生上述各裝置所需如圖4所示的控制信號S0，S4，S7，S47，并根據(jù)一讀寫系數(shù)控制信號wr-para(如下詳述)對相解碼器70做重置(reset)。
上述各裝置的詳細電路如下述系數(shù)移位寄存裝置10包括一多工器12和8個(＝2K)移位寄存器14，信號wr-para是電路在啟動時載入系數(shù)的控制信號，當(dāng)wr-para＝“1”時，系數(shù)A4，A3，A2，A1，B4，B3，B2，B1依序由Xin-(fsys)輸入端經(jīng)多工器12載入移位寄存器14內(nèi)，當(dāng)wr-para＝“0”時，多工器12使移位寄存器14接成環(huán)狀，系數(shù)A4，A3，A2，A1，B4，B3，B2，B1便根據(jù)時鐘信號CLK，以8個時鐘為一周期不斷地循環(huán)移位，同時wr-para由“1”變成“0”后所對應(yīng)的第一個時鐘信號為相位0，此后開始相位0至相位7的8個相位的周期，其中相位0至相位3為前回路周期，相位4至相位7為后回路周期，而移位寄存器14根據(jù)時鐘信號在相位0時，將A4送至輸出端，相位1時所有系數(shù)向右移位使A3送至輸出端，而A4則經(jīng)多工器12回存至左端的移位寄存器14，同理，相位2時是A2送至輸出端，A3經(jīng)多工器12回存至左端的移位寄存器14內(nèi)，故以此類推，系數(shù)A4～A1和B4～B1依序以8個時鐘信號CLK送至輸出端輸出，而第3圖所示為相位0的排列序。
另外，變數(shù)移位寄存裝置20包括一多工器22及4個(＝K)移位寄存器24，多工器22是根據(jù)控制信號S47，使移位寄存器24在前回路周期時成一環(huán)狀循環(huán)移位，于相位0時，將SV4送至輸出端，相位1時，所有狀態(tài)變數(shù)向右移位，使SV3送至輸出端，而SV4則經(jīng)多工器22儲存回左端的移位寄存器24內(nèi)，同理，相位2時是SV2送至輸出端，SV3經(jīng)多工器22回存至左端的移位寄存器24內(nèi)，故以此類推，狀態(tài)變數(shù)SV4～SV1依序在4個時鐘信號CLK送至輸出端輸出，而圖3所示為相位0時的排列序，而于后回路周期時，狀態(tài)變數(shù)仍依SV4，SV3，SV2，SV1的順序送至輸出端輸出，與前回路周期回路不同的是，狀態(tài)變數(shù)回存至左端的移位寄存器時，是經(jīng)多元加法器60更新，更新后的SV4＝SV4＋SV3，SV3＝SV3＋SV2，SV2＝SV2＋SV1，而SV1則是將累加器40的累加值加上SV1及Xin(fsys)的值，此更新運作待下文詳述。
再者，累加器40包括一加法器42和一寄存器44，加法器42是用以將乘法器30的乘積值累加后，儲存至寄存器44，并根據(jù)時鐘信號CLK，于前回路周期(亦即相位0主相位3)內(nèi)的累加值，亦即A4×SV4＋A3×SV3＋A2×SV2＋A1×SV1的累加值送至輸出端sum_ab，并取累加值的正負位元信號sign_bit送至正負溢位裝置50，如為正值則sign_bit＝“0”，若為負值則sign_bit＝“1”，同時加法器42的累加值亦送至多元加法器60上。
另外，正負溢位裝置50包括多工器54，56，58和鎖存器52，鎖存器52是用以將累加器40輸出的正負位元信號sign_bit于相位4時鎖定(latch)為輸出Yout(fsys)，而多工器56是根據(jù)S0控制信號，于相位0于將累加器40清除為0，而多工器58是根據(jù)正負位元信號sign_bit的值決定第一參考值-ref或第二參考值+ref為多工器54的輸入信號，如sign_bit＝“0”則-ref為輸出，若sign_bit＝“1”則+ref為輸出，而決定參考值后，由多工器54根據(jù)控制信號S4，于相位4時送至累加器40的加法器42上做累加。
最后，多元加法器60具有多工器62，68和加法器64，66，其功用在于后回路周期內(nèi)，如相位4后，利用多工器62和加法器64，將SV4和SV3相加，再經(jīng)多工器68回儲至變數(shù)移位寄存器24成為更新后的SV4值，同理，于相位5后，更新SV3＝SV3＋SV2，于相位6后，更新SV2＝SV2＋SV1，最后，在相位7，根據(jù)控制信號S7，由多工器S7將Xin(fsys)輸入并以加法器64與SV1相加，并送至加法器66與累加器42的輸出累加值相加后，經(jīng)多工器68回儲至變數(shù)移位寄存器24內(nèi)成為SV1更新的值。
綜上所述，本發(fā)明的過取樣噪聲轉(zhuǎn)移裝置利用移位寄存器，并配合相解碼器的控制信號，使如圖2的高階過取樣噪聲轉(zhuǎn)移裝置的方框圖示成為實際電路，簡化其裝置與布局的復(fù)雜精度，使之應(yīng)用上為之可行。
雖然本發(fā)明已以一較佳實施例披露如上，然其并非用以限定本發(fā)明，任何熟悉此項技藝者作的些許更動與潤飾，均不脫離本發(fā)明的構(gòu)思和范圍，因此本發(fā)明的保護范圍當(dāng)視本發(fā)明權(quán)利要求范圍所界定者為準。
權(quán)利要求
1.一種過取樣噪聲轉(zhuǎn)移裝置，具有一自然數(shù)的階數(shù)，是根據(jù)復(fù)數(shù)時鐘信號，用以將脈沖碼調(diào)制信號轉(zhuǎn)換成脈沖疏密調(diào)制信號，所述時鐘信號分為前回路周期和后回路周期，其特征在于包括一系數(shù)移位寄存裝置，儲存有與所述自然數(shù)同數(shù)量的復(fù)數(shù)前回路系數(shù)和與所述自然數(shù)同數(shù)量的復(fù)數(shù)后回路系數(shù)，于所述前回路周期內(nèi)，根據(jù)所述時鐘信號依序?qū)⑺銮盎芈废禂?shù)送至所述系數(shù)移位寄存裝置的一輸出端輸出，于所述后回路周期內(nèi)，根據(jù)所述時鐘信號依序?qū)⑺龊蠡芈废禂?shù)送至所述系數(shù)移位寄存裝置的所述輸出端輸出；一變數(shù)移位寄存裝置，儲存有與所述自然數(shù)同數(shù)量的復(fù)數(shù)狀態(tài)變數(shù)，于所述前回路周期內(nèi)，根據(jù)所述時鐘信號依序?qū)⑴c所述前回路系數(shù)相對應(yīng)的所述狀態(tài)變數(shù)送至所述變數(shù)移位寄存裝置的一輸出端輸出，于所述后回路周期內(nèi)，根據(jù)所述時鐘信號依序?qū)⑴c所述后回路系數(shù)相對應(yīng)的所述狀態(tài)變數(shù)送至所述變數(shù)移位寄存裝置的所述輸出端輸出；一乘法器，耦合于所述系數(shù)移位寄存裝置的所述輸出端，以及耦合于所述變數(shù)移位寄存裝置的所述輸出端上，用以依序?qū)⑺龌芈废禂?shù)和相對應(yīng)的所述狀態(tài)變數(shù)相乘，得一乘積值送至所述乘法器的一輸出端輸出；一累加器，耦合至所述乘法器的所述輸出端，是根據(jù)所述時鐘信號依序?qū)⑺龀朔ㄆ鬏敵龅乃龀朔e值累加成累加值，于所述前回路周期后取所述累加值的一正負位元信號送至所述累加器的一輸出端輸出；一正負溢位裝置，耦合至所述累加器上，用以將所述累加器的所述輸出端輸出的所述正負位元信號鎖定成所述脈沖疏密調(diào)制信號輸出，并于所述后回路周期內(nèi)所具有的第一個所述時鐘信號時間內(nèi)，根據(jù)所述正負位元信號決定一第一參考值和一第二參考值中的一者耦合至所述累加器上做累加；一多元加法器，耦合至所述變數(shù)移位寄存裝置的所述輸出端、所述累加器以及用以接收所述脈沖碼調(diào)制信號，是于所述后回路周期內(nèi)，依序更新所述狀態(tài)變數(shù)，并于所述后回路周期所具有的一最末所述時鐘信號的時間內(nèi)，接收所述脈沖碼調(diào)制信號。
2.如權(quán)利要求1所述的裝置，其特征在于，尚包括一相解碼器，用以產(chǎn)生復(fù)數(shù)控制信號，分別界定所述前回路周期和后回路周期、界定所述后回路周期具有的所述第一個時鐘信號以及界定所述后回路周期具有的所述最末的時鐘信號。
3.如權(quán)利要求1所述的裝置，其特征在于，其中，所述系數(shù)移位寄存裝置包括與所述自然數(shù)的兩倍同數(shù)量的復(fù)數(shù)移位寄存器，用以儲存所述前回路系數(shù)和所述后回路系數(shù)并呈一環(huán)狀連接。
4.如權(quán)利要求1所述的裝置，其特征在于，其中，所述變數(shù)移位寄存裝置包括與所述自然數(shù)同數(shù)量的復(fù)數(shù)移位寄存器，用以儲存所述狀態(tài)變數(shù)，于所述前回路周期內(nèi)，成一環(huán)狀連接，于所述后回路周期內(nèi)，藉由所述多元加法器依序更新所述狀態(tài)變數(shù)。
5.如權(quán)利要求1所述的裝置，其特征在于，其中，所述累加器具有一加法器和一寄存器，所述加法器是用以將所述乘法器輸出的所述乘積值依序相加，并送至所述寄存器儲存和所述多元加法器上，所述寄存器是于所述前回路周期內(nèi)將所述累加值中取所述正負位元信號送至所述正負溢位裝置上。
6.如權(quán)利要求1所述的裝置，其特征在于，其中，所述正負溢位裝置尚包括一多工器，于所述前回路周期開始后將所述累加器清除。
全文摘要
一種過取樣噪聲轉(zhuǎn)移裝置，適用于數(shù)字模擬轉(zhuǎn)換裝置中，用以將脈沖碼調(diào)制信號(PCM)轉(zhuǎn)變成脈沖疏密調(diào)制信號(PCM)，利用復(fù)數(shù)移位寄存器，并配合較過取樣頻率高的脈沖信號，通過簡化高階過取樣噪聲轉(zhuǎn)移裝置及布局的復(fù)雜度，可使信號與噪聲比(S/N)達104dB以上，實現(xiàn)高階的過取樣噪聲轉(zhuǎn)移裝置。
文檔編號H03M1/86GK1127959SQ95101690
公開日1996年7月31日 申請日期1995年1月23日 優(yōu)先權(quán)日1995年1月23日
發(fā)明者鄧永佳 申請人:聯(lián)華電子股份有限公司