專利名稱：在微處理器中產(chǎn)生時鐘的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種電子線路，尤其涉及到在微處理器中產(chǎn)生成比例的時鐘信號的一種裝置和方法。
通常，微處理器的內(nèi)部時鐘(即“處理器時鐘”)工作的頻率與外部系統(tǒng)時鐘的頻率實(shí)際上相同，或者是其簡單整數(shù)倍。例如，一個系統(tǒng)中的微處理器可以工作在66MHz的頻率下，而外部系統(tǒng)時鐘的工作頻率也許只能是微處理器時鐘頻率的二分之一，三分之一，或四分之一(即分別為33MHz，22MHz，或者16.5MHz)。
微處理器典型地包含一個傳統(tǒng)的鎖相環(huán)路時鐘發(fā)生器，用于產(chǎn)生一個響應(yīng)外部系統(tǒng)時鐘信號的處理器時鐘信號。參看

圖1，傳統(tǒng)的鎖相環(huán)路時鐘發(fā)生器100包含延遲元件110，該元件接收一個外部系統(tǒng)時鐘信號，并輸出一個延遲了的系統(tǒng)時鐘信號，這個信號實(shí)質(zhì)上與除法器150(其功能將在文中介紹)的傳輸延遲相匹配。
相位比較器120接收來自延遲元件110的被延遲了的系統(tǒng)時鐘信號和來自除法器150的“時鐘”信號。相位比較器120含有產(chǎn)生一個直流電壓的電路，該電路用于響應(yīng)這些時鐘信號之間任何相位或頻率的變化。
例如，如果“時鐘”信號的相位滯后于被延遲的系統(tǒng)時鐘信號，那么，相位比較器120輸出一個稍微大的直流電壓。類似地，如果“時鐘”信號的頻率滯后于被延遲的系統(tǒng)時鐘信號，相位比較器120也將輸出一個大一些的直流電壓。
接著，壓控振蕩器(voltage-controlled oscillator-″VCO″)130輸出一個具有時鐘頻率的信號，該時鐘頻率相應(yīng)于相位比較器120的輸出電壓。也就是說，相位比較器120的輸出電壓越大，VCO130輸出的時鐘信號頻率越高。相反，相位比較器120的輸出電壓越小，VCO130輸出的時鐘信號頻率越低。
采用這種方式，VCO130與相位比較器120一起工作，以保證“時鐘”信號的相位和頻率實(shí)質(zhì)上與輸入到相位比較器120的、被延遲了的系統(tǒng)時鐘信號相匹配。為了實(shí)質(zhì)上與這些時鐘信號相匹配，可能需要進(jìn)行一些循環(huán)。
H—樹型分配網(wǎng)絡(luò)(H-tree distribution network-此處稱為“H”)140將VCO130的輸出分配到整個微處理器中。該輸出起到內(nèi)部處理器時鐘信號的作用，位于H140中的多個時鐘再生器142對它進(jìn)行局部驅(qū)動。
時鐘再生器146的輸出反饋給除法器150，它將該輸出的頻率除以因子n。因子n代表處理器時鐘頻率與外部系統(tǒng)時鐘頻率之間所要求的比率。接著，除法器150向相位比較器120輸出“時鐘”信號。然而，由于相位比較器120和VCO130確保了“時鐘”信號實(shí)質(zhì)上具有與被延遲了的系統(tǒng)時鐘信號相同的頻率/相位，因而VCO130最終輸出的內(nèi)部處理器時鐘信號的頻率是外部系統(tǒng)時鐘頻率的倍數(shù)。于是，這個內(nèi)部處理器時鐘信號的頻率是外部系統(tǒng)時鐘信號的n倍。
作為一種較好的選擇，外部系統(tǒng)時鐘信號工作于其最大可能的頻率，該頻率主要取決于系統(tǒng)的設(shè)計(jì)。例如，最佳的外部系統(tǒng)時鐘頻率可能是66MHz，而最佳的處理器的內(nèi)部時鐘頻率可能為100MHz，這個頻率是最佳的外部系統(tǒng)時鐘頻率的1.5倍。
然而，由于時鐘發(fā)生器100產(chǎn)生的信號頻率為外部系統(tǒng)時鐘頻率的整數(shù)倍(即“n”倍)，時鐘發(fā)生器100就不能產(chǎn)生最佳的處理器時鐘頻率。因而，時鐘發(fā)生器100存在這樣的缺點(diǎn)只能支持處理器時鐘頻率與外部系統(tǒng)時鐘頻率之間的n∶1的比例關(guān)系。
所以，迫切需要這樣的一種時鐘發(fā)生器它能夠在微處理器上產(chǎn)生并分配一個比例為n∶m的時鐘信號，其中n和m都是整數(shù)。
微處理器典型地包含一些諸如總線接口單元一類的邏輯，這些邏輯單元工作于外部系統(tǒng)時鐘頻率。遺憾的是，時鐘發(fā)生器100卻只能產(chǎn)生一個內(nèi)部的高速處理器時鐘信號。因此，必須使用另外一種方法以向總線驅(qū)動邏輯分配外部系統(tǒng)時鐘信號，例如，使用另外一個的H—時型分配網(wǎng)絡(luò)。
所以，迫切地需要這樣一種時鐘發(fā)生器它能夠產(chǎn)生一個內(nèi)部處理器時鐘信號和一個內(nèi)部系統(tǒng)時鐘信號，并使用同樣的H—樹型分配網(wǎng)絡(luò)向整個微處理器分配這些信號。也就是說，這樣一種時鐘發(fā)生器應(yīng)該能夠在微處理器中產(chǎn)生并分配多個同相的時鐘信號，還能夠保證信號間的n∶m比例。
再進(jìn)一步，延遲元件110通過接收外部系統(tǒng)時鐘信號并輸出一個延遲了的系統(tǒng)時鐘信號(該信號的相位實(shí)質(zhì)上與除法器150的“時鐘”信號相匹配)，補(bǔ)償了除法器150的傳輸延遲。然而，由于延遲元件110無法完全地匹配除法器150的傳輸延遲，因而，與被延遲了的系統(tǒng)時鐘信號相比，“時鐘”信號稍微有一些時滯，這就使整個系統(tǒng)的工作速度減慢。
所以，迫切要求時鐘再生器的設(shè)計(jì)實(shí)現(xiàn)中避免帶有一個延遲元件。
本發(fā)明提供了一種方法用于產(chǎn)生一個與外部系統(tǒng)時鐘比例為n∶m的處理器時鐘信號，并且產(chǎn)生一個內(nèi)部系統(tǒng)時鐘信號。該方法包括下面的步驟將內(nèi)部系統(tǒng)時鐘信號與外部系統(tǒng)時鐘信號相比較并產(chǎn)生一個直流輸出電壓，產(chǎn)生處理器時鐘信號以響應(yīng)此直流電壓輸出，產(chǎn)生多個選通信號以響應(yīng)處理器時鐘信號和n∶m的比例，產(chǎn)生內(nèi)部系統(tǒng)時鐘信號以響應(yīng)這些選通信號和處理器時鐘信號，并且向整個微處理器分配處理器時鐘信號和內(nèi)部系統(tǒng)時鐘信號。
本發(fā)明更進(jìn)一步地提供了一種裝置用來產(chǎn)生一個內(nèi)部系統(tǒng)時鐘信號和一個與外部系統(tǒng)時鐘信號的比例為n∶m的處理器時鐘信號。該裝置包括的元件有一個比較器，它將內(nèi)部系統(tǒng)時鐘信號與外部系統(tǒng)時鐘信號相比較，并產(chǎn)生一個直流輸出電壓；一個振蕩器，它產(chǎn)生一個處理器時鐘信號用來響應(yīng)那個直流輸出電壓；限制邏輯，它產(chǎn)生多個選通信號，以響應(yīng)處理器時鐘信號以及n∶m的比例；以及時鐘再生器，用來再生內(nèi)部系統(tǒng)時鐘信號以響應(yīng)選通信號和處理器時鐘信號。時鐘再生器還向整個微處理器分配處理器時鐘信號和內(nèi)部系統(tǒng)時鐘信號。
因此，本發(fā)明的一個目標(biāo)就是產(chǎn)生一個內(nèi)部處理器時鐘頻率，使之與外部系統(tǒng)時鐘頻率所成的比例為n∶m。
本發(fā)明更進(jìn)一步的目標(biāo)是在整個微處理器產(chǎn)生并分配一個處理器時鐘信號和一個內(nèi)部系統(tǒng)時鐘信號，用以響應(yīng)外部系統(tǒng)時鐘信號。
借助于下面的圖例和詳細(xì)說明，上述的以及其它有關(guān)本發(fā)明的目的、優(yōu)點(diǎn)和特征將更加一目了然。
圖1示意了采用先有技術(shù)的鎖相環(huán)路時鐘發(fā)生和分配方案。
圖2是一個微處理器的框圖，描述了該處理器按照較佳實(shí)施例進(jìn)行數(shù)據(jù)處理的過程。
圖3描述了本發(fā)明的一個較佳實(shí)施例，包括一個鎖相環(huán)路時鐘發(fā)生器和分配方案。
圖4是限制邏輯的設(shè)計(jì)原理圖。
圖5是根據(jù)本發(fā)明的時序圖。
圖6是本發(fā)明時鐘再生器的輸入電路原理圖。
圖7是本發(fā)明的第二個實(shí)施例，包括一個鎖相環(huán)路時鐘發(fā)生器和分配方案。
參看圖2，本發(fā)明實(shí)現(xiàn)于微處理器10，該處理器是一個單集成電路超標(biāo)量微處理器，它采用了精簡指令集計(jì)算(RISC)技術(shù)。然而，應(yīng)該注意到，本發(fā)明可以實(shí)現(xiàn)于其它處理器中和其它硬件平臺上。
系統(tǒng)總線11包括數(shù)據(jù)線和一條時鐘線。時鐘線與本發(fā)明的時鐘發(fā)生器300相連，而數(shù)據(jù)線與總線接口單元(″BIU″)12相連。BIU12對處理器單元20和系統(tǒng)總線11之間的信息傳輸進(jìn)行控制。時鐘發(fā)生器300產(chǎn)生并分配一個內(nèi)部處理器時鐘信號，例如，分配給處理器單元20；還產(chǎn)生并分配內(nèi)部系統(tǒng)時鐘信號，例如，分配給BIU12。這些信號的產(chǎn)生是響應(yīng)系統(tǒng)總線11中的時鐘線。
參看圖3，時鐘發(fā)生器300包含相位比較器320，壓控振蕩器(″VCO″)330，H—樹型分配網(wǎng)絡(luò)(″H″)340，限制邏輯(″QL″)350和時鐘再生器(″CR″)342，344和346。
時鐘發(fā)生器300產(chǎn)生一個內(nèi)部處理器時鐘信號和一個內(nèi)部系統(tǒng)時鐘信號，用以響應(yīng)外部系統(tǒng)時鐘信號310。為此，相位比較器320接收來自CR346的內(nèi)部系統(tǒng)時鐘信號365(在此稱為″System_clk_internal″)以及來自系統(tǒng)總線11(見圖2)的外部系統(tǒng)時鐘信號310。相位比較器320包含一個電路以產(chǎn)生直流電壓，該直流電壓用來響應(yīng)這些時鐘信號間相位或頻率的任何變化。
例如，如果System_clk_internal365的相位滯后于外部系統(tǒng)時鐘信號310的相位，那么，相位比較器320輸出一個稍微大一些的直流電壓。類似地，如果System_clk_internal365的頻率滯后于外部系統(tǒng)時鐘信號310的頻率，相位比較器320也將輸出一個大一些的直流電壓。
接著，VCO330包含的電路產(chǎn)生一個占空比為50％的方波時鐘信號，該信號的頻率反應(yīng)了相位比較器320的輸出電壓。也就是說，相位比較器320的輸出電壓越大，VCO330輸出的時鐘信號頻率越高。相反，相位比較器320的輸出電壓越小，VCO330輸出的時鐘信號頻率越低。
采用這種方式，VCO330與相位比較器320一起工作，以保證System_clk_internal 365的相位和頻率實(shí)質(zhì)上與輸入到相位比較器320的外部系統(tǒng)時鐘信號310的相位和頻率相匹配。為了實(shí)質(zhì)上與這些時鐘信號相匹配，可能需要一些循環(huán)。
H340將VCO330的輸出信號(即″Dist_clk341)分配給QL350和整個微處理器中的多個節(jié)點(diǎn)。每個節(jié)點(diǎn)與VCO330之間都是等距的，并包含多個CR342，344或346中的一個。然而，應(yīng)該注意到，也可以采用其它分配網(wǎng)絡(luò)以向整個微處理器中分配VCO330的輸出。
參看圖4，QL350包含輸入電路410，主/從鎖存器420，430和440，反向器450和時鐘再生器460。輸入電路410包含與門411—413和或門414—415。時鐘再生器460再生Dist_clk341，并向主/從鎖存器420，430和440分配。這樣，在Dist_clk341的負(fù)周期，主鎖存器打開，從鎖存器鎖存。相反，在Dist_clk341的正周期，主鎖存器鎖存，從鎖存器打開。鎖存器420，430和440都是在Dist_clk341的正邊沿觸發(fā)。
輸入電路410接收用戶定義的、處理器時鐘頻率與外部系統(tǒng)時鐘信號頻率之間的比例n∶m。比例選擇輸入部分356(見圖3)包含一組輸入引腳401和402，用以定義所要求的比例。例如，向引腳401和402輸入全零(即″0，0″)對應(yīng)于比例1∶1，向引腳401和402輸入″0，1″對應(yīng)比例2∶1，″1，0″對應(yīng)比例3∶1，″1，1″對應(yīng)比例3∶2。另外，還可以增加引腳用來指定其它比例。
為了響應(yīng)用戶定義的比例和Dist_clk341的相位/頻率，輸入電路410產(chǎn)生三個輸出信號416—418。輸出信號416被主/從鎖存器420鎖存，然后反饋到輸入電路410。輸出信號417被主/從鎖存器430的主鎖存器鎖存，然后被反向器450反向，以產(chǎn)生選通信號Qual1352。主/從鎖存器430的從鎖存器鎖存來自其主鎖存器的前面已被鎖存的信號，該信號接著反饋到輸入電路410。最后，輸出信號418被主/從鎖存器440鎖存，以產(chǎn)生選通信號Qual2 354。
因此，QL350接收n∶m比例信號和Dist_clk341信號，并產(chǎn)生選通信號Qual1 352和Qual2 354作為響應(yīng)。
圖5A、5B和5C示意了當(dāng)用戶選擇的比例分別為3∶2，2∶1，3∶1時，QL350的時序圖。更具體地說，圖5A、5B和5C示意了外部系統(tǒng)時鐘信號310，Proc_clk360(即Dist_clk341)，選通信號Qual1 352，選通信號Qual2 354，以及System_clk_internal365。在這些圖中，每個外部系統(tǒng)時鐘信號310都具有相同的頻率、相位和占空比。
然而，在圖5A中，Proc_clk360的頻率是外部系統(tǒng)時鐘信號310頻率的1.5倍。在圖5B中，Proc_clk360的頻率是外部系統(tǒng)時鐘信號310頻率的2倍。更進(jìn)一步，在圖5C中，Proc_clk360的頻率是外部系統(tǒng)時鐘信號310頻率的3倍。
而且，正如圖5A、5B和5C所示，各個System_clk_internal365雖然占空比不同，但都實(shí)質(zhì)上與其相應(yīng)的外部系統(tǒng)時鐘信號310保持同相和同頻率。也就是說，各個System_clk_internal365的上升沿都與其相應(yīng)的外部系統(tǒng)時鐘信號310的上升沿一致。
參看圖3和圖6，每一個CR342，344和346都包含輸入電路500，該電路用來產(chǎn)生Proc_clk360或System_clk_internal365。這些時鐘信號的產(chǎn)生是用來響應(yīng)Dist_clk341和輸入到信號線510和520上的信號。
為了產(chǎn)生System_clk_internal365，CR344和346的輸入端510和520分別接收信號Qual1 352和Qual2 354。門501將Dist_clk341和Qual1 352相與，而門502將Qual2 354和經(jīng)過反向了的Dist_clk341相與。接著，門503將門501和門502的輸出相或，產(chǎn)生System_clk_internal365。
為了產(chǎn)生Proc_clk360，CR342的輸入端510和520分別保持恒為“1”和“0”。結(jié)果，CR342再生出一個時鐘信號(即Proc_clk360)，該信號在相位和頻率上實(shí)質(zhì)上與Dist_clk341相同。另外，對于大于3∶2的比例值(如4∶3，5∶4)，QL350可以產(chǎn)生另外兩個選通信號以提供到輸入端510和520。
總的來說，QL350與CR344和CR346共同協(xié)作，將Dist_clk341與因子“n”(如1，2或3)相乘，然后再使結(jié)果被因子“m”(如1或2)相除，從而產(chǎn)生System_clk_internal365。為此，QL350產(chǎn)生Qual1352和Qual2 354以響應(yīng)Dist_clk 341和用戶定義的n∶m比例。然后，CR344和346中的輸入電路500產(chǎn)生System_clk_internal365以響應(yīng)Dist_clk341，Qual1 352和Qual2 354。
CR346的輸出(即System_clk_internal365)反饋到相位比較器320。由于相位比較器320和VCO330保證了System_clk_internal365的頻率/相位實(shí)質(zhì)上與外部系統(tǒng)時鐘信號310相同，VCO330最終輸出一個頻率為外部系統(tǒng)時鐘信號頻率的n/m倍的信號(即Dist_clk341)。
圖7示意了第二個實(shí)施例時鐘發(fā)生器600，該實(shí)施例中包含延遲元件610，相位比較器320，壓控振蕩器(“VCO”)330，H—樹型分配網(wǎng)絡(luò)(“H”)340，限制邏輯(“QL”)350，時鐘再生器(“CR”)342、344和346，以及除法器660。
CR344的輸出(即Proc_clk360)反饋給除法器660。除法器660中所包含的電路將Proc_clk360與因子“n”相乘，然后再使結(jié)果被因子“m”相除，延遲元件610接收外部系統(tǒng)時鐘信號310，并產(chǎn)生一個延遲了的系統(tǒng)時鐘信號，該信號實(shí)質(zhì)上與除法器660的傳輸延遲相匹配。在所有其它方面，時鐘發(fā)生器600的功能實(shí)質(zhì)上與時鐘發(fā)生器300相同(見圖3)。
盡管本發(fā)明是參考特定的實(shí)施例進(jìn)行示意和說明的，在該技術(shù)領(lǐng)域非常有經(jīng)驗(yàn)的人可以看得出，在不超過本發(fā)明的主旨和范圍的情況下，可以對本發(fā)明做前述的以及其它的在結(jié)構(gòu)上和細(xì)節(jié)上的改變。例如，QL350可以產(chǎn)生另外的選通信號用以提供到時鐘再生器342，從而允許Proc_clk360的頻率和外部系統(tǒng)時鐘信號310的頻率之間的比例較大一些(如4∶3，5∶4等等)。
權(quán)利要求
1.用于產(chǎn)生一個時鐘信號的方法，其特征在于包含下面的步驟輸出一個具有第一頻率的第一時鐘信號；輸出至少一個表示比例n∶m的選通信號；以及響應(yīng)所述第一時鐘信號和所述至少一個選通信號，輸出一個具有第二頻率的第二時鐘信號，該信號的頻率實(shí)質(zhì)上與所述第一頻率有n∶m的比例關(guān)系。
2.根據(jù)權(quán)利要求1的方法，其特征在于所述的輸出一個第一時鐘信號的步驟又包含下面的步驟輸入一個系統(tǒng)時鐘信號；產(chǎn)生一個對應(yīng)于所述第二時鐘信號與所述系統(tǒng)時鐘信號之間差異的輸出信號；以及產(chǎn)生所述第一時鐘信號以響應(yīng)所述輸出信號。
3.根據(jù)權(quán)利要求1的方法，其特征在于所述的輸出至少一個選通脈沖信號的步驟又包含下面的步驟輸入一個n∶m比例；以及產(chǎn)生所述至少一個選通脈沖信號，以響應(yīng)所述第一時鐘信號和所述n∶m比例。
4.根據(jù)權(quán)利要求1的方法，其特征在于包含將所述第一時鐘信號和所述第二時鐘信號向整個處理機(jī)中分配的步驟。
5.根據(jù)權(quán)利要求1的方法，其特征在于所述第一時鐘信號的所述第一頻率實(shí)質(zhì)上與所述第二時鐘信號的所述第二頻率相同。
6.根據(jù)權(quán)利要求1的方法，其特征在于所述n∶m比例中的m和n均為整數(shù)。
7.用于產(chǎn)生一個時鐘信號的裝置，其特征在于包含下面電路的組合用于輸出一個具有第一頻率的第一時鐘信號的電路；用于輸出至少一個表示n∶m比例的選通信號的選通電路；響應(yīng)所述第一時鐘信號和所述至少一個選通信號，用于輸出一個具有第二頻率的第二時鐘信號的輸出電路，其中的第二頻率與所述第一頻率實(shí)質(zhì)上有n∶m的比例關(guān)系。
8.根據(jù)權(quán)利要求7的裝置，其特征在于所述電路包含一個比較器，它用于產(chǎn)生一個相應(yīng)于所述第二時鐘信號和所述系統(tǒng)時鐘信號之間差異的輸出；以及一個振蕩器，它用于產(chǎn)生所述第一時鐘信號以響應(yīng)所述比較器的所述輸出。
9.根據(jù)權(quán)利要求7的裝置，其特征在于所述選通電路包含限制邏輯。
10.根據(jù)權(quán)利要求9的裝置，其特征在于所述限制邏輯包含接收所述n∶m比例的裝置。
11.根據(jù)權(quán)利要求7的裝置，其特征在于所述輸出電路包含一個時鐘再生器。
12.根據(jù)權(quán)利要求7的裝置，其特征在于所述第一時鐘信號的所述第一頻率實(shí)質(zhì)上與所述第二時鐘信號的所述第二頻率相同。
全文摘要
本發(fā)明提供了一種方法和裝置用于產(chǎn)生一個成比例的時鐘信號。輸出一個具有第一頻率的第一時鐘信號。輸出至少一個用以表示比例的選通信號。為了響應(yīng)第一時鐘信號和選通信號，輸出一個第二時鐘信號，第二時鐘信號的頻率與第一頻率實(shí)質(zhì)上有一定的比例關(guān)系。
文檔編號H03L7/197GK1117606SQ9510168
公開日1996年2月28日 申請日期1995年1月16日 優(yōu)先權(quán)日1994年4月1日
發(fā)明者張居義, C·G·萊特 申請人:國際商業(yè)機(jī)器公司