本發(fā)明涉及電纜故障測(cè)試技術(shù)領(lǐng)域，尤其涉及一種窄脈沖發(fā)生電路，還涉及用于TDR檢測(cè)的可調(diào)寬單脈沖發(fā)生器。

背景技術(shù)：

在許多線路測(cè)試場(chǎng)所，如飛機(jī)電纜故障檢測(cè)中，時(shí)域反射法(TDR)是一種典型的電纜故障的測(cè)試方法。通過(guò)給待測(cè)電纜加載低壓高速發(fā)射脈沖或階躍信號(hào)，并測(cè)量發(fā)射脈沖與故障點(diǎn)反射脈沖的時(shí)間差來(lái)標(biāo)定故障點(diǎn)位置，而反射信號(hào)的幅值和方向可以判斷故障的類型。設(shè)階躍信號(hào)在電纜中的傳輸速度為200m/μs，要得到30cm的測(cè)量精度，這就要求脈沖的分辨率為ns級(jí)才能減少測(cè)試盲區(qū)，根據(jù)電纜長(zhǎng)度的不同，要得到一個(gè)較強(qiáng)的反射脈沖，要求發(fā)射階躍脈沖的脈寬也是不同的。典型的TDR系統(tǒng)需要一個(gè)幅值較高、畸變較小、超短上升時(shí)間的階躍脈沖，以提供測(cè)量精度并實(shí)現(xiàn)超短距離線纜的測(cè)量。目前一般通過(guò)脈沖變壓器及搭建電子電路獲取一個(gè)幾十納秒寬度的單脈沖，其實(shí)現(xiàn)線路結(jié)構(gòu)復(fù)雜，制造成本高，并且容易產(chǎn)生波形畸變；另外即使得到較窄寬度的脈沖，但實(shí)質(zhì)上是一個(gè)幾十納秒寬的三角形波形，其階躍性能和脈沖幅值都不理想，進(jìn)而影響到TDR系統(tǒng)的測(cè)量效果；再是不同的測(cè)量對(duì)象和測(cè)量工況需要相應(yīng)的脈寬信號(hào)，在一個(gè)線纜系統(tǒng)測(cè)量中，也需要對(duì)脈沖的寬度能靈活設(shè)定、準(zhǔn)確控制，這也是提高測(cè)量精度的必要條件。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明針對(duì)上述現(xiàn)有技術(shù)的不足，提供一種能根據(jù)實(shí)際需要產(chǎn)生相應(yīng)寬度的窄脈沖發(fā)生電路。

本發(fā)明解決上述技術(shù)問(wèn)題的技術(shù)方案如下：一種窄脈沖發(fā)生電路，其特征在于，包括非門組、邏輯與門，所述邏輯與門包括至少兩個(gè)邏輯入端，所述非門組由奇數(shù)個(gè)依次串聯(lián)的邏輯非門構(gòu)成、所述非門組包括輸入端和輸出端，所述輸出端與所述邏輯與門的一個(gè)邏輯入端電連接，所述邏輯與門的另一個(gè)邏輯入端與所述非門組的輸入端連接，所述邏輯與門的輸出端為所述脈沖發(fā)生電路的脈沖總輸出端。

本發(fā)明的有益效果是：采用由奇數(shù)個(gè)依次串聯(lián)的邏輯非門構(gòu)成的非門組，利用多級(jí)邏輯非門在信號(hào)傳輸中的自然延遲，來(lái)控制邏輯與門的導(dǎo)通狀態(tài)，從而可得到至少一個(gè)邏輯非門延遲寬度的階躍脈沖，這種窄脈沖發(fā)生電路性能穩(wěn)定，可以根據(jù)實(shí)際需要組合相應(yīng)邏輯非門個(gè)數(shù)來(lái)實(shí)現(xiàn)基本脈沖寬度，而且結(jié)構(gòu)簡(jiǎn)單實(shí)用、制造成本低，脈沖穩(wěn)定性好。

進(jìn)一步，所述非門組包含1、3、5、7或9個(gè)邏輯非門。

采用上述進(jìn)一步方案的有益效果是，以一般TTL非門傳輸延遲時(shí)間tPHL的值約為十幾個(gè)納秒為例，采用上述靈活組態(tài)就可分別得到奇數(shù)倍的tPHL的值寬度的階躍脈沖。

進(jìn)一步，所述邏輯非門或邏輯與門為TTL或CMOS電路。

采用上述進(jìn)一步方案的有益效果是，可以根據(jù)系統(tǒng)匹配情況和需要的tPHL的值寬度選擇電路模塊。

本發(fā)明還公開了一種可調(diào)寬單脈沖發(fā)生器，其特征在于，包括以上所述的窄脈沖發(fā)生電路，還包括CPU處理器、D/A轉(zhuǎn)換器及高速比較器，所述高速比較器包括基準(zhǔn)端、信號(hào)輸入端及比較輸出端，所述窄脈沖發(fā)生電路的輸入端及脈沖總輸出端分別與所述CPU處理器及高速比較器的信號(hào)輸入端電連接，所述D/A轉(zhuǎn)換器的數(shù)字端及模擬端分別與所述CPU處理器及高速比較器的基準(zhǔn)端電連接；

所述CPU處理器用于控制發(fā)生器工作及預(yù)設(shè)數(shù)字量基準(zhǔn)參數(shù)；

所述窄脈沖發(fā)生電路用于發(fā)出單脈沖信號(hào)給所述高速比較器；

所述D/A轉(zhuǎn)換器用于將所述CPU處理器給出的數(shù)字量基準(zhǔn)參數(shù)轉(zhuǎn)換為模擬量，給所述比較器提供比較基準(zhǔn)電壓；

所述高速比較器將所述信號(hào)輸入端信號(hào)與所述比較基準(zhǔn)電壓進(jìn)行比較，從而在所述脈沖總輸出端得到脈沖寬度與所述比較基準(zhǔn)電壓相應(yīng)的輸出脈沖。

本發(fā)明的可調(diào)寬單脈沖發(fā)生器有益效果是：利用CPU處理器可以靈活設(shè)定高速比較器的比較基準(zhǔn)電壓，通過(guò)高速比較器獲得與所述比較基準(zhǔn)電壓相應(yīng)的脈沖寬度，并使得前級(jí)產(chǎn)生的階躍脈沖得到整形并形成窄而規(guī)整的矩形波，這種矩形波在基于TDR的線纜故障診斷系統(tǒng)中具有非常好的測(cè)量精度。尤其是針對(duì)長(zhǎng)度很短，比如1米以內(nèi)的線路測(cè)量，能有效避免發(fā)射信號(hào)串?dāng)_，準(zhǔn)確確定故障部位。另外，在同一線纜系統(tǒng)中，還可以根據(jù)待測(cè)電纜長(zhǎng)度、狀況靈活設(shè)定測(cè)量脈寬以提高檢測(cè)性能，這只需在程序中設(shè)定相應(yīng)的比較基準(zhǔn)電壓即可。

附圖說(shuō)明

圖1為本發(fā)明的窄脈沖發(fā)生電路原理示意圖；

圖2為圖1中第一級(jí)邏輯非門輸入和輸出脈沖延遲波形原理圖；

圖3為本發(fā)明的可調(diào)寬單脈沖發(fā)生器原理示意圖；

圖4為圖3的工作原理示意圖。

在圖1到圖4中，1、CPU處理器；2、窄脈沖發(fā)生電路；2-1、邏輯非門；2-2、邏輯與門；3、高速比較器；4、D/A轉(zhuǎn)換器。

具體實(shí)施方式

以下結(jié)合附圖對(duì)本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。

如圖1～2所示，一種窄脈沖發(fā)生電路，包括非門組、邏輯與門2-2，所述邏輯與門包括至少兩個(gè)邏輯入端，所述非門組由奇數(shù)個(gè)依次串聯(lián)的邏輯非門2-1構(gòu)成、所述非門組包括輸入端和輸出端，所述輸出端與所述邏輯與門2-2的一個(gè)邏輯入端電連接，所述邏輯與門2-2的另一個(gè)邏輯入端與所述非門組的輸入端電連接，所述邏輯與門2-2的輸出端為所述脈沖發(fā)生電路的脈沖總輸出端。

所述非門組包含1、3、5、7或9個(gè)邏輯非門2-1。

所述邏輯非門2-1或邏輯與門2-2為TTL或CMOS電路。

本發(fā)明的工作原理如下：本發(fā)明是利用邏輯非門電路在信號(hào)傳輸中固有的延遲時(shí)間來(lái)獲取脈沖寬度，再結(jié)合一個(gè)與門電路產(chǎn)生一個(gè)幾十ns的三角波；整體窄脈沖發(fā)生電路脈沖產(chǎn)生過(guò)程如下：

1)當(dāng)?shù)谝粋€(gè)邏輯非門輸入電壓V1由低變高時(shí)，如圖2所示，輸出電壓V2，V1會(huì)與V2之間產(chǎn)生tPHL的延時(shí)，一般TTL非門傳輸延遲時(shí)間tPHL的值約為十幾個(gè)納秒。

2)通過(guò)上述邏輯非門的延遲特性，只要保證邏輯非門個(gè)數(shù)為奇數(shù)個(gè)，就可以當(dāng)圖1中輸入端由低變高時(shí)，一路直接使邏輯與門先輸出高電平，另一路當(dāng)經(jīng)過(guò)多級(jí)邏輯非門傳輸后，如圖中依次從V1、V2、V3、V4、V5到V6，使V6由高電平變?yōu)榈碗娖?，從而?dǎo)致脈沖總輸出端Vo變?yōu)榈碗娖?，這樣就可以產(chǎn)生一個(gè)幾十納秒階躍脈沖?；诰€路的RC特性，實(shí)際上脈沖總輸出端Vo為一個(gè)幅值不高的三角波。這種脈沖如果用于基于TDR的線纜故障測(cè)量系統(tǒng)，由于其畸變較大、幅值低，并不是比較理想的發(fā)射波。因此，還需要對(duì)該脈沖進(jìn)行整形優(yōu)化處理。

如圖1～4所示，本發(fā)明還公開了一種可調(diào)寬單脈沖發(fā)生器，包括以上所述的窄脈沖發(fā)生電路2，還包括CPU處理器1、D/A轉(zhuǎn)換器4及高速比較器3，所述高速比較器3包括基準(zhǔn)端、信號(hào)輸入端及比較輸出端，所述窄脈沖發(fā)生電路2的輸入端及脈沖總輸出端分別與所述CPU處理器1及高速比較器3的信號(hào)輸入端電連接，所述D/A轉(zhuǎn)換器4的數(shù)字端及模擬端分別與所述CPU處理器1及高速比較器3的基準(zhǔn)端電連接；

所述CPU處理器1用于控制脈沖發(fā)生器工作，并預(yù)設(shè)數(shù)字量基準(zhǔn)參數(shù)；

所述窄脈沖發(fā)生電路2用于發(fā)出單脈沖信號(hào)給所述高速比較器3；

所述D/A轉(zhuǎn)換器4用于將所述CPU處理器1給出的數(shù)字量基準(zhǔn)參數(shù)轉(zhuǎn)換為模擬量，給所述高速比較器3提供比較基準(zhǔn)電壓；

所述高速比較器3將所述信號(hào)輸入端信號(hào)與所述比較基準(zhǔn)電壓進(jìn)行比較，從而在所述脈沖總輸出端得到脈沖寬度與所述比較基準(zhǔn)電壓相應(yīng)的輸出脈沖。

如圖3～4所示，本發(fā)明的可調(diào)寬單脈沖發(fā)生器工作原理如下：首先由CPU處理器1給出一個(gè)基準(zhǔn)數(shù)字信號(hào)，通過(guò)D/A輸出一個(gè)比較基準(zhǔn)電壓值作為比較電壓Vj，對(duì)應(yīng)于前級(jí)脈沖總輸出端Vo的三角波，比較基準(zhǔn)電壓值作為閾值，截取了脈沖總輸出端Vo的三角波上部段，而高速比較器3在當(dāng)Vo大于Vj時(shí)，直接輸出高電平，在Vo大于Vj時(shí)，直接輸出低電平，即基于前級(jí)三角波裁取了其中一段寬度，并形成與其寬度相應(yīng)的方波脈沖輸出，對(duì)于脈沖的寬度，可以通過(guò)CPU處理器的閾值高低確定，閾值高，則脈沖窄，閾值低，則脈沖寬，這取決于實(shí)際需要。

以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。