本發(fā)明涉及一種輸出振蕩信號的振蕩電路。

背景技術：

以往，輸出與所輸入的振蕩信號同步的振蕩信號的振蕩電路已為人所知。在專利文獻1中公開了如下振蕩電路，所述振蕩電路確定對輸入信號進行分頻所得的信號與對振蕩信號進行分頻所得的信號之間的相位差，并輸出與表示已確定的相位差的控制值對應的頻率的振蕩信號。

[現(xiàn)有技術文獻]

[專利文獻]

[專利文獻1]國際專利公開第2009/034917號公報

技術實現(xiàn)要素：

[發(fā)明所要解決的問題]

在現(xiàn)有的振蕩電路中，根據相位差來輸出控制值的環(huán)路濾波器(loopfilter)一直進行動作。對于在高溫環(huán)境下進行動作的振蕩電路來說，若環(huán)路濾波器一直進行動作，則會產生環(huán)路濾波器中所含的組件(例如cpu)在短時間內劣化的問題。

因此，本發(fā)明是鑒于所述方面而成的發(fā)明，目的在于提供一種能夠抑制構成組件的劣化的振蕩電路。

[解決問題的技術手段]

本發(fā)明的一方式的振蕩電路包括：振蕩部，輸出具有與所輸入的頻率設定值對應的頻率的振蕩信號；計數(shù)部，對與從外部輸入的基準信號的周期對應的期間內的所述振蕩信號的脈沖數(shù)進行計數(shù)；以及設定值生成部，基于所述計數(shù)部所計數(shù)出的所述脈沖數(shù)，按規(guī)定期間生成所述頻率設定值。

所述振蕩電路還可以包括累加部，所述累加部按所述基準信號的周期，計算出對應于所述振蕩信號的頻率的基準脈沖數(shù)與所述振蕩信號的脈沖數(shù)之間的差分的累加值，并按所述基準信號的周期的規(guī)定倍的期間來輸出所述累加值，所述設定值生成部基于所述累加值來控制所述頻率設定值。

所述設定值生成部也可以按所述基準信號的周期的整數(shù)倍的累加期間啟動，并基于所述累加值來使所述頻率設定值發(fā)生變化。

所述累加部例如每當所述累加期間結束時，將所述累加值初始化。所述累加部也可以將所述累加期間結束的時間點的第一累加值、與下一個所述累加期間中的第二累加值相加，由此計算出所述累加值。

另外，所述累加部也可以按所述累加期間來輸出所述累加值，所述累加期間是基于使所述振蕩信號與所述基準信號同步所允許的時間來決定。

所述設定值生成部也可以基于使多個所述累加值平滑化而生成的平滑化積分值來產生所述頻率設定值。

[發(fā)明的效果]

根據本發(fā)明，產生能夠抑制振蕩電路的構成組件的劣化的效果。

附圖說明

圖1是表示本實施方式的振蕩電路的構成的圖。

圖2a至圖2c是用以對相位誤差計數(shù)器的動作進行說明的圖。

圖3是表示設定值生成部的構成的圖。

圖4a和圖4b是用以對產生保持時的動作進行說明的圖。

圖5a至圖5c是用以對相位誤差計數(shù)器的動作的變形例進行說明的圖。

附圖標記說明

1：振蕩電路

10：相位誤差檢測部

20：設定值生成部

30：加法器

40：振蕩器

101：相位誤差計數(shù)器

102：累加器

201：乘法器

202：乘法器

203：加法器

204：延遲電路

205：加法器

a：系數(shù)

b：系數(shù)

p：延遲時間

具體實施方式

圖1是表示本實施方式的振蕩電路1的構成的圖。振蕩電路1輸出與從外部輸入的基準信號同步且頻率比基準信號更高的振蕩信號?；鶞市盘柪缡敲棵胼敵鲆粋€脈沖的1pps(pulsepersecond(每秒脈沖數(shù)))信號。

振蕩電路1包括相位誤差檢測部10、設定值生成部20、加法器30及振蕩器40。

相位誤差檢測部10包括相位誤差計數(shù)器101與累加器102作為用以對基準信號與振蕩信號之間的相位誤差進行檢測的構成。相位誤差檢測部10包含現(xiàn)場可編程門陣列(fieldprogrammablegatearray，fpga)或專用集成電路(applicationspecificintegratedcircuit，asic)等邏輯電路。

相位誤差是基準信號與振蕩信號的相位差和所述相位差的目標值之間的差。在本實施方式中，基準信號與振蕩信號之間的相位差的目標值為0，相位誤差相當于基準信號與振蕩信號之間的相位差。相位誤差檢測部10計算出對應于基準信號與振蕩信號之間的相位誤差的頻率控制值，并將計算出的頻率控制值輸出至設定值生成部20。

基準信號與振蕩信號輸入至相位誤差計數(shù)器101。相位誤差計數(shù)器101是具有計數(shù)器的計數(shù)部，所述計數(shù)器對與基準信號的周期對應的期間內的振蕩信號的脈沖數(shù)進行計數(shù)。相位誤差計數(shù)器101是每當振蕩信號的脈沖輸入時計數(shù)值會發(fā)生增減的計數(shù)器，并按基準信號的上升時刻，將此時間點的計數(shù)值輸出至累加器102。

相位誤差計數(shù)器101的計數(shù)動作的周期在基準信號與振蕩信號之間的相位誤差為0的情況下，被設定為達到基準信號的周期的整數(shù)分之一。例如，在基準信號的周期為1秒的情況下，相位誤差計數(shù)器101被設定為使得計數(shù)值以0.125秒的周期(相當于8hz的頻率)恢復至相同值。在振蕩信號的頻率為40mhz的情況下，計數(shù)值以40×10⁶÷8＝5×10⁶的幅度發(fā)生變化。

圖2a至圖2c是用以對相位誤差計數(shù)器101的動作進行說明的圖。圖2a表示無相位差時的狀態(tài)。在基準信號的上升變化點處，相位誤差計數(shù)器101的計數(shù)值變?yōu)?。然后，每當振蕩信號的脈沖輸入至相位誤差計數(shù)器101時，計數(shù)值增加至最大值(例如+2.5×10⁶)后，計數(shù)值減少至最小值(例如-2.5×10⁶)，然后計數(shù)值增加。

如圖2a所示，在基準信號與振蕩信號之間無相位差的情況下，基準信號的上升時間點處的計數(shù)值為0，相位誤差計數(shù)器101輸出0作為計數(shù)值。

相對于此，如圖2b所示，在基準信號的頻率高于振蕩信號的頻率的情況下，與圖2a的情況相比，計數(shù)器輸出的周期縮短，因此，相位誤差計數(shù)器101在基準信號的上升時刻處，輸出正值(+x)作為計數(shù)值。

另外，如圖2c所示，在基準信號的頻率低于振蕩信號的頻率的情況下，與圖2a的情況相比，計數(shù)器輸出的周期延長。因此，相位誤差計數(shù)器101在基準信號的上升時刻處，輸出負值(-x)作為計數(shù)值。

返回至圖1來對累加器102進行說明。累加器102計算出對應于振蕩信號的頻率的基準脈沖數(shù)與振蕩信號的脈沖數(shù)之間的差分的累加值，并按基準信號的周期的規(guī)定倍的期間來輸出累加值?；鶞拭}沖數(shù)是振蕩信號的頻率(例如20mhz)除以基準信號的頻率(例如1hz)所得的數(shù)。累加器102基于在基準信號的周期的整數(shù)倍的累加期間(例如32秒)內對相位誤差計數(shù)器101輸入的計數(shù)值相加所得的值，來計算累加值。

累加器102按基準信號的每個周期來取得相位誤差計數(shù)器101的計數(shù)值，并累積所取得的計數(shù)值。接著，每當累加期間結束時，累加器102計算出在累加期間中累積的計數(shù)值的最新值來作為累加值。每當累加期間結束時，累加器102將計算出的累加值輸出至設定值生成部20。另外，累加器102也可以每當累加期間結束時，將累加值初始化為0。

再者，累加器102也可以按基準信號的每個周期，計算出從相位誤差計數(shù)器101輸入的最近的m個計數(shù)值的移動平均值或累積平均值來作為累加值，由此，計算出基準信號與振蕩信號之間的相位誤差的平均值。

設定值生成部20基于相位誤差計數(shù)器101所計數(shù)出的脈沖數(shù)，按規(guī)定期間生成頻率設定值。具體來說，每當按基準信號的周期的整數(shù)倍的期間累加值從累加器102輸入時，設定值生成部20基于累加值生成用以對加法器30的振蕩信號的頻率進行控制的頻率設定值，并將所生成的頻率設定值輸出至加法器30。設定值生成部20在累加值表示正值的情況下，輸出用以使振蕩信號的頻率降低的頻率設定值，在累加值表示負值的情況下，輸出用以使振蕩信號的頻率升高的頻率設定值。

設定值生成部20例如是中央處理器(centralprocessingunit，cpu)，其與累加值從累加器102輸入的時刻同步地按基準信號的周期的整數(shù)倍的累加期間啟動，并基于累加值來使頻率設定值發(fā)生變化。設定值生成部20例如基于使多個累加值平滑化而生成的平滑化積分值來生成頻率設定值。由此，設定值生成部20能夠使振蕩信號的頻率平緩地發(fā)生變化。

圖3是表示設定值生成部20的構成的圖。設定值生成部20包括乘法器201、乘法器202、加法器203、延遲電路204及加法器205。

從累加器102輸入的累加值輸入至乘法器201及乘法器202。乘法器201將系數(shù)a乘以累加值所得的乘法值輸入至加法器203。

加法器203將從乘法器201輸入的乘法值輸出至延遲電路204。延遲電路204的延遲時間p被設定為與累加值從相位誤差檢測部10輸入的周期相等，延遲電路204將延遲后的值輸出至加法器205，并且輸出至加法器203。加法器203將從乘法器201輸入的乘法值、與從延遲電路204輸入的延遲后的值(即，基于來自相位誤差檢測部10的前一個周期的累加值的乘法值)相加。

乘法器202將系數(shù)b乘以累加值所得的乘法值輸入至加法器205。加法器205生成將從延遲電路204輸入的值與從乘法器202輸入的值相加后的頻率設定值。設定值生成部20能夠通過如上所述的構成，輸出使累加值平滑化后的頻率設定值。

設定值生成部20根據是使振蕩信號高速地與基準信號同步，還是低速地與基準信號同步，來選擇輸入至乘法器201的系數(shù)a及輸入至乘法器202的系數(shù)b。另外，設定值生成部20將延遲電路204的延遲時間p設定為與累加值從相位誤差檢測部10輸入的周期相等。

加法器30將偏調(offset)值與設定值生成部20所輸出的頻率設定值相加。偏調值相當于振蕩信號的頻率的目標值的值，且是在相位誤差為0的情況下與所輸出的振蕩信號的頻率對應的值。加法器30將從設定值生成部20輸入的頻率設定值與偏調值相加，由此，能夠根據基準信號與振蕩信號之間的相位誤差，使振蕩信號的頻率以振蕩信號的目標頻率周邊的頻率發(fā)生變化。

振蕩器40輸出如下頻率的振蕩信號，所述頻率與加法器30中偏調值與頻率設定值相加所得的設定值對應。振蕩器40可以包含cpu，也可以包含電壓控制振蕩器(voltagecontrolledoscillator)。

[變形例1]

在以上的說明中說明了如下例子，即，每當累加期間結束時，累加器102將累加值初始化，但累加器102也可以使累加值累積，并將累加期間結束的時間點的第一累加值、與下一個累加期間中的第二累加值相加，由此計算出累加值。由此，例如在存在不輸入基準信號的期間的情況下，能夠消除此期間累積的相位誤差，并且使振蕩信號與基準信號同步。振蕩電路1也可以包括用以對通常模式與相位恢復模式進行切換的寄存器(register)，所述通常模式是指每當累加期間結束時，累加器102將累加值初始化，所述相位恢復模式是指即使累加期間結束，也不將累加值初始化，以消除累積的相位誤差。

圖4a和圖4b是用以對產生保持(holdover)時的動作進行說明的圖，所述保持處于不輸入基準信號的狀態(tài)。在圖4a和圖4b中表示了如下情況下的動作，所述情況是指按基準信號的每個周期，計數(shù)值發(fā)生變化，計數(shù)器值的累積值增加，且累加器102按基準信號的周期的4倍的期間來將累積值初始化。

圖4a是表示在產生保持的期間，將相位誤差計數(shù)器101的計數(shù)值清零的通常模式的動作的圖。在此情況下，在保持結束后，累積值變?yōu)?。

相對于此，圖4b是表示在產生保持的期間，使相位誤差計數(shù)器101自由振蕩(freerun)的相位恢復模式的動作的圖。在此情況下，在保持結束后，相位誤差累積，累積值變?yōu)?10。由于累積相位誤差而得的累積值以所述方式保持，頻率設定值基于累加期間的結束時間點的累加值(在圖4b的情況下為+35)來生成。結果是，振蕩器40能夠通過將保持期間所產生的相位誤差抵消的方式，使振蕩信號的頻率發(fā)生變化。

[變形例2]

在圖2a至圖2c中表示了如下例子，即，相位誤差計數(shù)器101所輸出的計數(shù)值在-2.5×10⁶至+2.5×10⁶的范圍內發(fā)生變化，但相位誤差計數(shù)器101所輸出的計數(shù)值的變化方式不限于此。

圖5a至圖5c是用以對本變形例的相位誤差計數(shù)器101的動作進行說明的圖。在圖5a至圖5c中，計數(shù)值在0至5.0×10⁶的范圍內發(fā)生變化。在此情況下，當基準信號的頻率與振蕩信號的頻率相等時，如圖5a所示，累加期間結束的時間點的計數(shù)值變?yōu)?。

另外，在基準信號的頻率高于振蕩信號的頻率的情況下，如圖5b所示，累加期間結束的時間點的計數(shù)值變?yōu)?.5×10⁶以下。另外，在基準信號的頻率低于振蕩信號的頻率的情況下，如圖5c所示，累加期間結束的時間點的計數(shù)值大于2.5×10⁶。

[變形例3]

在以上的說明中，說明了累加期間已固定的情況，但累加器102也可以按基于如下時間決定的累加期間來輸出累加值，所述時間是直至使振蕩信號與基準信號同步為止所允許的時間。例如，在需要高速同步的情況下，累加器102能夠通過與低速同步的情況相比縮短累加期間而在短時間內消除相位誤差。

[本實施方式的振蕩電路1的效果]

如以上的說明所述，振蕩電路1的相位誤差計數(shù)器101對與從外部輸入的基準信號的周期對應的期間內的振蕩信號的脈沖數(shù)進行計數(shù)，累加器102計算出計數(shù)值的累加值。接著，設定值生成部20基于相位誤差計數(shù)器101所計數(shù)出的脈沖數(shù)的累加值，按規(guī)定期間生成頻率設定值。

因為振蕩電路1具有如上所述的構成，所以設定值生成部20只要在輸出累加值的時刻啟動而進行生成頻率設定值的動作即可，在除此以外的期間，能夠維持休眠狀態(tài)。因此，振蕩電路1能夠像恒溫晶體振蕩器(ovencontrolledcrystaloscillator，ocxo)那樣，在較高的溫度(例如約85℃)下使用，即使在設定值生成部20包含cpu的情況下，與以往相比也能夠縮短設定值生成部20的工作時間，因此，能夠抑制構成設定值生成部20的組件(例如cpu)的劣化并延長組件壽命。

以上，使用實施方式對本發(fā)明進行了說明，但本發(fā)明的技術范圍并不限定于所述實施方式所記載的范圍。對于本領域技術人員來說，顯然能夠對所述實施方式添加多種變更或改良。根據權利要求書的記載，顯然此種添加有變更或改良的方式也可包含于本發(fā)明的技術范圍中。

例如，設定值生成部20也可以不基于從累加器102輸入的累加值，而是按相位誤差計數(shù)器101輸出計數(shù)值的時刻，基于計數(shù)值來計算出頻率設定值。