本實(shí)用新型屬于電子電路技術(shù)領(lǐng)域，尤其涉及一種芯片可測性輸出端口電路。

背景技術(shù)：

隨著集成電路技術(shù)的發(fā)展，芯片的設(shè)計(jì)越來越復(fù)雜，為了使測試成本保持在合理的限度內(nèi)，在芯片設(shè)計(jì)時(shí)可采用可測性設(shè)計(jì)技術(shù)，如何能夠快速方便的得到芯片各項(xiàng)測試向量是業(yè)內(nèi)急需解決的問題之一。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的在于提供一種可以快速可靠地對芯片進(jìn)行測試及輸出測試量的可測性端口電路。

為了實(shí)現(xiàn)上述目的，本實(shí)用新型采取如下的技術(shù)解決方案：

芯片可測性端口電路，包括：正常輸出電路和測試輸出電路；所述正常輸出電路包括高電平采集電路、低電平采集電路及信號輸出電路，其中，所述高電平采集電路包括兩輸入的與非門、第一反向器及第二反向器，所述與非門的一個(gè)輸入端接收芯片的數(shù)據(jù)信號，另一個(gè)輸入端接收測試模式控制信號，輸出端與第一反向器相連，第一反向器的輸出端與第二反向器的輸入端相連；所述低電平采集電路包括兩輸入的或非門、第三反向器及第四反向器，所述或非門的一個(gè)輸入端接收芯片的數(shù)據(jù)信號，另一個(gè)輸入端接收測試模式控制信號，輸出端與第三反向器相連，第三反向器的輸出端與第四反向器的輸入端相連；所述信號輸出電路包括上拉電路、上拉保護(hù)電路、下拉電路和下拉保護(hù)電路，所述上拉保護(hù)電路包括第一PMOS管、第二PMOS管和第一NMOS管，所述第一PMOS管的源極和柵極連接電源，漏極與第二PMOS管的源極相連；所述第二PMOS管的柵極與芯片的數(shù)據(jù)輸出端相連，漏極與第一NMOS管的源極相連；所述第一NMOS管的柵極和電源相連，漏極接地；所述上拉電路包括第四PMOS管和第五PMOS管，所述第四PMOS管的柵極與第二反向器的輸出端相連，源極與電源相連，漏極與第五PMOS管的源極相連；所述第五PMOS管的柵極與第二PMOS管的漏極相連，漏極與芯片的數(shù)據(jù)輸出端相連；所述下拉保護(hù)電路包括第三PMOS管、第二NMOS管和第三NMOS管，所述第三PMOS管的源極與電源相連，柵極接地，漏極與第二NMOS管的源極相連；所述第二NMOS管的柵極與芯片的數(shù)據(jù)輸出端相連，漏極與第三NMOS管的源極相連；所述第三NMOS管的柵極和漏極接地；所述下拉電路包括第四NMOS管和第五NMOS管，所述第四NMOS管的源極與第五PMOS管的漏極相連，柵極與第三PMOS管的漏極相連，漏極與第五NMOS管的源極相連，第四NMOS管的漏極與芯片的數(shù)據(jù)輸出端相連；所述第五NMOS管的柵極與第四反向器的輸出端相連，漏極接地；所述測試輸出電路包括第一傳輸門、第二傳輸門和階梯開關(guān)，所述第一傳輸門的P管控制端、第二傳輸門的P管控制端與第一測試選擇信號端相連，所述第一傳輸門的N管控制端、第二傳輸門的N管控制端與第二測試選擇信號端相連，測試數(shù)據(jù)信號TEST_DATA傳輸至第一傳輸門的輸入端，所述第一傳輸門的輸出端與第二傳輸門的輸入端相連，所述第二傳輸門的輸出端與芯片的數(shù)據(jù)輸出端相連；所述階梯開關(guān)的源極與所述第一傳輸門的輸出端相連，漏極接地，柵極與第一測試選擇信號端相連。

更具體的，所述數(shù)據(jù)輸出端上連接有上拉ESD保護(hù)電路和下拉ESD保護(hù)電路，其中，所述上拉ESD保護(hù)電路包括第六PMOS管、第七PMOS管、第八PMOS管和第七NMOS管，所述第八PMOS管的漏極與芯片的數(shù)據(jù)輸出端相連，源極與第七PMOS管的漏極相連，柵極與電源相連；所述第七PMOS管的柵極和源極與電源相連；所述第六PMOS管的源極與電源相連，柵極接地，漏極與芯片的數(shù)據(jù)輸出端相連，所述第七NMOS管的漏極與芯片的數(shù)據(jù)輸出端相連，源極和柵極與電源相連；所述下拉ESD保護(hù)包括第八NMOS管和第九NMOS管，所述第八NMOS管的柵極經(jīng)第五電阻與電源相連，源極與第九NMOS管的漏極相連，漏極與芯片的數(shù)據(jù)輸出端相連；所述第九NMOS管的柵極經(jīng)第六電阻后接地，源極接地。

更具體的，所述第二NMOS管的柵極經(jīng)串聯(lián)的第二電阻和第一電阻與芯片的數(shù)據(jù)輸出端相連，并通過第六NMOS管形成的電容接地。

更具體的，所述第二傳輸門的輸出端經(jīng)串聯(lián)的第四電阻和第三電阻與芯片的數(shù)據(jù)輸出端相連。

更具體的，芯片的數(shù)據(jù)信號經(jīng)過一級緩沖器后，輸入至高電平采集電路和低電平采集電路中。

由以上技術(shù)方案可知，本實(shí)用新型的輸出端口電路具有正常輸出電路和測試輸出電路，通過測試模式控制信號控制正常輸出電路或測試輸出電路，在不增加芯片的端口數(shù)目以及面積的基礎(chǔ)上實(shí)現(xiàn)芯片可測性設(shè)計(jì)，使芯片具有快速、方便、可靠的測試功能，降低了芯片的測試成本，提高了芯片的可靠性和穩(wěn)定性。

附圖說明

為了更清楚地說明本實(shí)用新型實(shí)施例，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖做簡單介紹，顯而易見地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本實(shí)用新型實(shí)施例的電路框圖；

圖2為本實(shí)用新型工作流程圖。

以下結(jié)合附圖對本實(shí)用新型的具體實(shí)施方式作進(jìn)一步詳細(xì)地說明。

具體實(shí)施方式

如圖1所示，本實(shí)用新型的芯片可測性端口電路包括正常輸出電路Ⅰ和測試輸出電路Ⅱ，正常輸出電路Ⅰ在芯片沒有進(jìn)入測試模式的情況下輸出芯片正常工作時(shí)的功能數(shù)據(jù)信號，當(dāng)芯片進(jìn)入測試模式后，由測試輸出電路Ⅱ輸出對應(yīng)的測試向量數(shù)據(jù)，將測試數(shù)據(jù)信號輸出到測試機(jī)上完成對芯片的測試。正常輸出電路Ⅰ和測試輸出電路Ⅱ的切換由測試模式控制信號控制。

正常輸出電路Ⅰ包括高電平采集電路、低電平采集電路及信號輸出電路，芯片的數(shù)據(jù)信號經(jīng)過一級緩沖器B1后，輸入至高電平采集電路和低電平采集電路中。高電平采集電路包括與非門A1、第一反向器I2及第二反向器I3，本實(shí)施例的與非門A1為一個(gè)兩輸入的與非門，與非門A1的一個(gè)輸入端接收芯片的數(shù)據(jù)信號，另一個(gè)輸入端接收測試模式控制信號，與非門A1的輸出端與第一反向器I2相連，第一反向器I2的輸出端與第二反向器I3的輸入端相連。低電平采集電路包括或非門A2、第三反向器I4及第四反向器I5，或非門A2為兩輸入或非門，或非門A2的一個(gè)輸入端接收芯片的數(shù)據(jù)信號，另一個(gè)輸入端接收測試模式控制信號，或非門A2的輸出端與第三反向器I4相連，第三反向器I4的輸出端與第四反向器I5的輸入端相連。

信號輸出電路由上拉電路、上拉保護(hù)電路、下拉電路和下拉保護(hù)電路組成，高電平采集電路將數(shù)據(jù)信號輸出到上拉電路中，低電平采集電路將數(shù)據(jù)信號輸入到下拉電路中。上拉保護(hù)電路包括第一PMOS管P1、第二PMOS管P2和第一NMOS管N1，第一PMOS管P1的源極和柵極連接電源VDD，漏極與第二PMOS管P2的源極相連。第二PMOS管P2的柵極與芯片的數(shù)據(jù)輸出端OUT相連，形成一個(gè)反饋，第二PMOS管P2的漏極與第一NMOS管N1的源極相連，第二PMOS管P2的漏極同時(shí)與上拉電路相連。第一NMOS管N1的柵極和電源VDD相連，第一NMOS管N1的漏極接地。上拉電路包括第四PMOS管P4和第五PMOS管P5，第四PMOS管的柵極與第二反向器I3的輸出端相連，源極與電源VDD相連，漏極與第五PMOS管P5的源極相連。第五PMOS管P5的柵極與第二PMOS管P2的漏極相連，第五PMOS管P5的漏極與芯片的數(shù)據(jù)輸出端OUT相連。上拉電路輸出強(qiáng)“1”的數(shù)字信號。

下拉保護(hù)電路包括第三PMOS管P3、第二NMOS管N2和第三NMOS管N3。第三PMOS管P3的源極與電源VDD相連，柵極接地，漏極與第二NMOS管N2的源極相連。第二NMOS管N2的柵極與芯片的數(shù)據(jù)輸出端OUT相連，形成一個(gè)反饋，漏極與第三NMOS管N3的源極相連。第三NMOS管N3的柵極和漏極接地。下拉電路包括第四NMOS管N4和第五NMOS管N5，第四NMOS管N4的源極與第五PMOS管的漏極相連，柵極與第三PMOS管P3的漏極相連，漏極與第五NMOS管N5的源極相連，第四NMOS管N4的漏極同時(shí)還與芯片的數(shù)據(jù)輸出端OUT相連，即與第二NMOS管N2的柵極相連。第五NMOS管N5的柵極與第四反向器I5的輸出端相連，漏極接地。下拉電路輸出強(qiáng)“0”的數(shù)字信號。更具體的，第二NMOS管N2的柵極經(jīng)串聯(lián)的第二電阻R2和第一電阻R1與芯片的數(shù)據(jù)輸出端OUT相連，形成一個(gè)反饋，并通過第六NMOS管N6形成的電容接地。

更進(jìn)一步的，數(shù)據(jù)輸出端OUT上還連接有上拉ESD保護(hù)電路和下拉ESD保護(hù)電路，可以泄放芯片外部靜電導(dǎo)致的瞬態(tài)電流，保護(hù)芯片不會受到靜電的干擾。上拉ESD保護(hù)電路包括第六PMOS管P6、第七PMOS管P7、第八PMOS管P8和第七NMOS管N7。第七PMOS管P7和第八PMOS管P8組成上拉，第八PMOS管P8的漏極與芯片的數(shù)據(jù)輸出端OUT相連，源極與第七PMOS管的漏極相連，柵極與電源VDD相連。第七PMOS管P7的柵極和源極與電源VDD相連。第六PMOS管P6的源極與電源VDD相連，柵極接地，漏極與芯片的數(shù)據(jù)輸出端OUT相連。第七NMOS管N7的漏極與芯片的數(shù)據(jù)輸出端OUT相連，源極和柵極與電源VDD相連。

下拉ESD保護(hù)由包括第八NMOS管N8和第九NMOS管N9，第八NMOS管N8的柵極經(jīng)第五電阻R5與電源VDD相連，源極與第九NMOS管N9的漏極相連，漏極與芯片的數(shù)據(jù)輸出端OUT相連。第九NMOS管N9的柵極經(jīng)第六電阻R6后接地，源極接地。

測試輸出電路Ⅱ由第一傳輸門A3、第二傳輸門A4和階梯開關(guān)N10組成。第一傳輸門A3的P管控制端、第二傳輸門A4的P管控制端與第一測試選擇信號端TEST_N相連，第一傳輸門A3的N管控制端、第二傳輸門A4的N管控制端與第二測試選擇信號端TEST相連，測試數(shù)據(jù)信號TEST_DATA傳輸至第一傳輸門A3的輸入端，第一傳輸門A3的輸出端與第二傳輸門A4的輸入端相連，第一傳輸門A3的輸出端同時(shí)還與階梯開關(guān)N10的源極相連。階梯開關(guān)N10的漏極接地，柵極與第一測試選擇信號端TEST_N相連。第二傳輸門A4的輸出端與芯片的數(shù)據(jù)輸出端OUT相連。更具體的，第二傳輸門A4的輸出端經(jīng)串聯(lián)的第四電阻R4和第三電阻R3與芯片的數(shù)據(jù)輸出端OUT相連。第二測試選擇信號端輸出的信號TEST用于測試芯片的使能信號控制電路是否轉(zhuǎn)化為測試模式狀態(tài)，第一測試選擇信號端TEST_N輸出的信號TEST_N用于測試使能反信號與TEST信號是否相反，同樣用于測試電路是否轉(zhuǎn)化為測試模式狀態(tài)，信號TEST_DATA為測試數(shù)據(jù)信號，輸出測試所需的測試項(xiàng)數(shù)據(jù)，這三組信號共同組成控制測試狀態(tài)的測試模式控制信號。

正常輸出電路Ⅰ和測試輸出電路Ⅱ都與芯片的數(shù)據(jù)輸出端OUT相連。如圖2所示，輸出端口電路通過測試模式控制信號選擇端口輸出項(xiàng)。芯片在上電工作后，若檢測到測試模式控制信號為低電平，芯片進(jìn)入正常工作狀態(tài)，正常輸出電路Ⅰ開始工作，若檢測到測試模式控制信號為高電平，芯片進(jìn)入測試狀態(tài)，測試輸出電路Ⅱ開始工作，具體原理如下：

芯片上電工作后讀取測試模式控制信號TEST，如果測試模式控制信號為低電平則芯片正常工作，輸出功能信號；功能信號包括高電平信號和低電平信號，高電平信號通過高電平采集電路讀取高電平信號，并將讀取的信號輸出到上拉控制管的柵極上，上拉控制管控制上拉保護(hù)電路的PMOS管導(dǎo)通，通過兩個(gè)串聯(lián)的上拉PMOS管將數(shù)據(jù)輸出端OUT拉高，輸出強(qiáng)“1”的高電平信號；低電平信號通過低電平采集電路讀取低電平信號，并將讀取的信號輸出到下拉控制管的柵極上，下拉控制管控制下拉保護(hù)電路的NMOS管導(dǎo)通，通過兩個(gè)串聯(lián)的下拉NMOS管將數(shù)據(jù)輸出端OUT拉低，輸出強(qiáng)“0”的高電平信號，在輸出高電平的時(shí)候下拉保護(hù)電路關(guān)閉，輸出低電平的時(shí)候上拉保護(hù)電路關(guān)閉。

如果測試模式控制信號為高電平，芯片進(jìn)入測試模式，正常輸出電路Ⅰ關(guān)閉，測試輸出電路Ⅱ，由兩個(gè)傳輸門輸出測試量，同時(shí)階梯開關(guān)關(guān)閉，輸出的測試量通過隔離電阻連接到數(shù)據(jù)輸出端OUT，輸出到測試機(jī)測試芯片。階梯開關(guān)在正常模式下導(dǎo)通接地，可以將倒灌的電流泄放到地，保護(hù)測試端口電路不會有倒灌電流影響到芯片內(nèi)部。

以上實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案而非對其限制，盡管參照上述實(shí)施例對本實(shí)用新型進(jìn)行了詳細(xì)的說明，所屬領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，依然可以對本實(shí)用新型的具體實(shí)施方式進(jìn)行修改或者等同替換，而未脫離本實(shí)用新型精神和范圍的任何修改或者等同替換，其均應(yīng)涵蓋在本實(shí)用新型的范圍之中。