本發(fā)明涉及半導(dǎo)體集成電路領(lǐng)域，尤其涉及一種輸入輸出接收電路。

背景技術(shù)：

輸入輸出(input-output,i/o)接收電路(receiver)是芯片內(nèi)部和外部進(jìn)行信號(hào)交互的接口電路，主要的功能是接收數(shù)字/模擬信號(hào)。在有些應(yīng)用環(huán)境下，芯片外部的信號(hào)電壓高于芯片內(nèi)部的電源電壓。因此，通常在i/o接收電路內(nèi)設(shè)計(jì)耐壓電路，以保護(hù)i/o接收電路。

現(xiàn)有技術(shù)的一種輸入輸出接收電路如圖1所示，接收端接收來自端口pad的信號(hào)。端口pad的電壓vin高于接收電路工作的電源電壓vdd1。如果端口pad的信號(hào)直接傳輸?shù)焦?jié)點(diǎn)b，高壓會(huì)導(dǎo)致nmos管m29和nmos管m30產(chǎn)生器件可靠性問題。故設(shè)置nmos管m31，以降低節(jié)點(diǎn)b處信號(hào)電壓的最大值。如圖1所示，設(shè)置nmos管m31源極耦接端口pad，nmos管m31柵極耦接電源電壓vdd1，從而可以實(shí)現(xiàn)節(jié)點(diǎn)b的電壓在0～(vdd1-vthn)范圍內(nèi)，其中，vthn為nmos管m31的閾值電壓，從而可以保護(hù)nmos管m29和nmos管m30。pmos管m27的柵極連接到端口pad是防止從電源vdd1到接地端vss的電流泄露。降壓模塊將接收到的電壓信號(hào)進(jìn)行降壓處理轉(zhuǎn)換為芯片內(nèi)部電壓信號(hào)，并通過端口c輸出至芯片內(nèi)部。

但是，現(xiàn)有技術(shù)的輸入輸出接收電路中，節(jié)點(diǎn)b處信號(hào)電壓的最大值為vdd1-vthn，不能達(dá)到輸入輸出接收電路的工作電源電壓vdd1，降低了輸入輸出接收電路的速度以及輸入輸出接收電路的性能。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的技術(shù)問題是提高輸入輸出接收電路的性能。

為解決上述技術(shù)問題，本發(fā)明實(shí)施例提供一種輸入輸出接收電路，輸入輸出接收電路包括：

接收端，適于耦接外部電壓；

第一nmos管，源極耦接所述接收端，柵極耦接第一電源電壓；

整形電路，其輸入端耦接所述第一電源電壓和所述第一nmos管的漏極，所述整形電路用于對(duì)所述第一nmos管的漏極信號(hào)進(jìn)行整形；

補(bǔ)償單元，適于對(duì)所述第一nmos管的漏極信號(hào)進(jìn)行補(bǔ)償，使得所述第一nmos管的漏極信號(hào)電壓的最大值達(dá)到所述第一電源電壓；

其中，所述補(bǔ)償單元包括第一pmos管、第二pmos管和第二nmos管；所述第一pmos管的源極耦接所述第一電源電壓，所述第一pmos管的柵極耦接所述接收端；所述第二nmos管的漏極耦接所述第一pmos管的漏極，所述第二nmos管的柵極耦接所述第一nmos管的漏極，所述第二nmos管的源極接地；所述第二pmos管的源極耦接所述第一電源電壓，所述第二pmos管的柵極耦接所述第一pmos管的漏極，所述第二pmos管的漏極耦接所述第一nmos管的漏極。

可選的，所述補(bǔ)償單元還包括：第三nmos管；

所述第三nmos管的漏極耦接所述第二pmos管的漏極以及所述第一nmos管的漏極，所述第三nmos管的柵極耦接所述第一pmos管的漏極，所述第三nmos管的源極接地。

可選的，所述整形電路為反相單元。

可選的，所述反相單元包括：第三pmos管和第四nmos管；

所述第三pmos管的源極耦接所述第一電源電壓，所述第三pmos管的柵極耦接所述第一nmos管的漏極；所述第四nmos管的漏極耦接所述第三pmos管的漏極，所述第四nmos管的源極接地，所述第四nmos管的柵極耦接所述第一nmos管的漏極。

可選的，所述整形電路為施密特觸發(fā)器。

可選的，在所述外部電壓從邏輯低電平到邏輯高電平的上升沿，所述第一pmos管關(guān)斷，所述第二nmos管導(dǎo)通，所述第一pmos管的漏極電壓經(jīng)由所述第二nmos管被拉低，在所述第一pmos管的漏極電壓小于等于所述第二pmos管的閾值電壓時(shí)，所述第二pmos管導(dǎo)通，驅(qū)動(dòng)所述第一nmos 管的漏極的輸出電壓的達(dá)到所述第一電源電壓。

可選的，在所述外部電壓從邏輯高電平到邏輯低電平的下降沿，所述第一pmos管導(dǎo)通，所述第二nmos管關(guān)斷，所述第一pmos管的漏極電壓升高，所述第一pmos管的漏極電壓高于所述第二pmos管的閾值電壓，所述第二pmos管關(guān)斷，所述外部電壓驅(qū)動(dòng)所述第一nmos管的漏極的輸出電壓為邏輯低電平。

可選的，在所述外部電壓從邏輯低電平到邏輯高電平的上升沿，所述第一pmos管關(guān)斷，所述第二nmos管導(dǎo)通，所述第一pmos管的漏極電壓經(jīng)由所述第二nmos管被拉低，在所述第一pmos管的漏極電壓小于等于所述第二pmos管的閾值電壓時(shí)，所述第二pmos管導(dǎo)通，所述第三nmos管關(guān)斷，所述第一電源電壓驅(qū)動(dòng)所述第一nmos管的漏極的輸出電壓的達(dá)到所述第一電源電壓。

可選的，在所述外部電壓從高電平到低電平的下降沿，所述第一pmos管導(dǎo)通，所述第二nmos管關(guān)斷，所述第一pmos管的漏極電壓升高，所述第一pmos管的漏極電壓高于所述第二pmos管的閾值電壓，所述第二pmos管關(guān)斷，所述第三nmos管導(dǎo)通，接地電壓驅(qū)動(dòng)所述第一nmos管的漏極的輸出電壓為低電平。

可選的，所述輸入輸出接收電路還包括：

電平轉(zhuǎn)換單元，其輸入端耦接所述整形電路的輸出端和第二電源電壓，輸出端作為所述輸入輸出接收電路的輸出端，所述電平轉(zhuǎn)換單元適于對(duì)所述整形電路的輸出信號(hào)進(jìn)行電平轉(zhuǎn)換。

與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例的技術(shù)方案具有以下有益效果：

本發(fā)明的輸入輸出接收電路設(shè)置有接收端，適于耦接外部電壓；第一nmos管，源極耦接所述輸入端，柵極耦接第一電源電壓；整形電路，輸入端耦接所述第一電源電壓和所述第一nmos管的漏極，所述整形電路用于對(duì)所述第一nmos管的漏極信號(hào)進(jìn)行整形；補(bǔ)償單元包括第一pmos管、第二pmos管和第二nmos管；通過設(shè)置第二nmos管，在接收端為高電平信號(hào)時(shí)，關(guān)斷第一pmos管，第二nmos管導(dǎo)通，拉低第一pmos管的漏極電壓， 打開第二pmos管補(bǔ)償?shù)谝籲mos管的漏極信號(hào)電壓的最大值達(dá)到輸入輸出電路的工作電源電壓，電路結(jié)構(gòu)簡單，實(shí)現(xiàn)外部高電壓信號(hào)輸入，提升了輸入輸出電路速度和性能。

附圖說明

圖1是現(xiàn)有技術(shù)的一種輸入輸出接收電路的結(jié)構(gòu)示意圖；

圖2是本發(fā)明實(shí)施例一種輸入輸出接收電路的結(jié)構(gòu)示意圖；

圖3是本發(fā)明實(shí)施例另一種輸入輸出接收電路的結(jié)構(gòu)示意圖；

圖4是本發(fā)明實(shí)施例又一種輸入輸出接收電路的結(jié)構(gòu)示意圖；

圖5是本發(fā)明實(shí)施例一種輸入輸出接收電路的仿真結(jié)果示意圖。

具體實(shí)施方式

如背景技術(shù)中所述，參考圖1，現(xiàn)有技術(shù)的輸入輸出電路中，節(jié)點(diǎn)b電壓的最大值為vdd1-vthn，不能達(dá)到輸入輸出接收電路的電源電壓vdd1，降低了輸入輸出接收電路的速度以及輸入輸出接收電路的性能。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

圖2是本發(fā)明實(shí)施例一種輸入輸出接收電路的結(jié)構(gòu)示意圖。

請(qǐng)參照?qǐng)D2，輸入輸出接收電路包括：接收端(未標(biāo)示)、第一nmos管n1、補(bǔ)償單元201、整形電路202和電平轉(zhuǎn)換單元203。

其中，接收端適于耦接端口pad輸入的外部電壓；第一nmos管n1源極耦接所述接收端，第一nmos管n1柵極耦接第一電源電壓vdd1，第一電源電壓vdd1為輸入輸出接收電路的工作電源電壓，第一電源電壓vdd1小于外部電壓的最大值；整形電路202輸入端耦接所述第一電源電壓vdd1和所述第一nmos管n1的漏極，所述整形電路202用于對(duì)所述第一nmos管n1的漏極信號(hào)電壓進(jìn)行整形；補(bǔ)償單元203輸入端耦接所述第一電源電壓vdd1、地vss和所述接收端，其輸出端耦接所述第一nmos管n1的漏極，適于對(duì)所述第一nmos管n1的漏極信號(hào)電壓進(jìn)行補(bǔ)償，使得所述第一nmos管n1的漏極信號(hào)電壓的最大值達(dá)到所述第一電源電壓vdd1。

本實(shí)施例中，補(bǔ)償單元201包括：第一pmos管p1、第二pmos管p2和第二nmos管n2。其中，所述第一pmos管p1的源極耦接所述第一電源電壓vdd1，所述第一pmos管p1的漏極耦接所述第二nmos管n2的漏極，所述第一pmos管p1的柵極耦接所述接收端；第二nmos管n2的柵極耦接第一nmos管n1的漏極，第二nmos管n2的源極接地；所述第二pmos管p2的源極耦接所述第一電源電壓vdd1，所述第二pmos管p2的柵極耦接所述第一pmos管p1的漏極，所述第二pmos管p2的漏極耦接所述第一nmos管n1的漏極。

本實(shí)施例中，外部電壓信號(hào)為矩形波信號(hào)，在所述外部電壓從邏輯低電平到邏輯高電平的上升沿，第一pmos管p1關(guān)斷，第二nmos管n2導(dǎo)通，第一pmos管p1的漏極經(jīng)由第二nmos管n2接地，第一pmos管p1的漏極電壓被拉低，在節(jié)點(diǎn)c處的電壓小于等于所述第二pmos管p2的閾值電壓時(shí)，所述第二pmos管p2導(dǎo)通，驅(qū)動(dòng)節(jié)點(diǎn)b的電壓的達(dá)到所述第一電源電壓vdd1。

在所述外部電壓從邏輯高電平到邏輯低電平的下降沿，所述第一pmos管p1導(dǎo)通，第二nmos管n2關(guān)斷，所述第一pmos管p1的漏極電壓升高，節(jié)點(diǎn)c的電壓高于所述第二pmos管p2的閾值電壓，所述第二pmos管p2關(guān)斷，所述外部電壓驅(qū)動(dòng)節(jié)點(diǎn)b的電壓為邏輯低電平。

具體實(shí)施中，第一電源電壓vdd1經(jīng)由第二nmos管n2到地vss，在驅(qū)動(dòng)節(jié)點(diǎn)b的電壓的達(dá)到所述第一電源電壓vdd1時(shí)，驅(qū)動(dòng)速度快，功耗低。

本實(shí)施例中，外部電壓信號(hào)經(jīng)過補(bǔ)償單元201后，節(jié)點(diǎn)b的電壓信號(hào)在高低電平的上升沿和下降沿變得平緩，故經(jīng)過整形單元202將電壓信號(hào)進(jìn)行整形，使電壓信號(hào)在高低電平的上升沿和下降沿變得陡峭。

本實(shí)施例中，整形電路202為反相單元。反相單元202包括：第三pmos管p3和第四nmos管n4；所述第三pmos管p3的源極耦接所述第一電源電壓vdd1，所述第三pmos管p3的柵極耦接所述第一nmos管n1的漏極；所述第四nmos管n4的漏極耦接所述第三pmos管p3的漏極，所述第四nmos管n4的源極接地，所述第四nmos管n4的柵極耦接所述第一nmos 管n1的漏極。

具體實(shí)施中，第三pmos管p3和第四nmos管n4的柵極為反相單元202的輸入端，耦接節(jié)點(diǎn)b；第三pmos管p3和第四nmos管n4的漏極為反相單元202的輸出端，耦接電平轉(zhuǎn)換單元203的輸入端。當(dāng)節(jié)點(diǎn)b的電壓信號(hào)從邏輯低電平到邏輯高電平的上升沿時(shí)，第三pmos管p3關(guān)斷，第四nmos管n4導(dǎo)通，地vss驅(qū)動(dòng)反相單元202的輸出端輸出邏輯低電平；當(dāng)節(jié)點(diǎn)b的電壓信號(hào)從邏輯高電平到邏輯低電平的下降沿時(shí)，第三pmos管p3導(dǎo)通，第四nmos管n4關(guān)斷，第一電源電壓驅(qū)動(dòng)反相單元202的輸出端輸出邏輯高電平。

可以理解的是，反相單元的電路結(jié)構(gòu)也可以是其他任意可實(shí)施的電路結(jié)構(gòu)。

具體實(shí)施中，第二電源電壓vdd為芯片內(nèi)部工作電源電壓，由于第二電源電壓vdd小于第一電源電壓vdd1，故通過電平轉(zhuǎn)換單元203將輸入輸出電路輸出的電壓信號(hào)轉(zhuǎn)換為芯片內(nèi)部工作電源電壓，并通過端口c輸出至芯片內(nèi)部。

需要說明的是，可以實(shí)現(xiàn)上述電平轉(zhuǎn)換的電路結(jié)構(gòu)均可視為本發(fā)明實(shí)施例所稱電平轉(zhuǎn)換單元。

圖3是本發(fā)明實(shí)施例另一種輸入輸出接收電路的結(jié)構(gòu)示意圖。

請(qǐng)參照?qǐng)D3，輸入輸出接收電路包括：接收端(未標(biāo)示)、第一nmos管n1、補(bǔ)償單元201、整形電路202和電平轉(zhuǎn)換單元203。本實(shí)施例中，整形電路202為反相單元，本實(shí)施例中的反相單元電路結(jié)構(gòu)包括：第三pmos管p3、第四pmos管p4、第四nmos管n4和第五nmos管n5；其中，所述第三pmos管p3的源極耦接所述第一電源電壓vdd1，所述第三pmos管p3的柵極耦接所述第一nmos管n1的漏極；所述第四pmos管p4的源極耦接所述第三pmos管p3的漏極，所述第四pmos管p4的柵極耦接所述第一nmos管的漏極；所述第四nmos管n4的漏極耦接所述第四pmos管p4的漏極，所述第四nmos管n4的柵極耦接所述第一nmos管n1的漏極；所述第五nmos管n5的漏極耦接所述第四nmos管n4的源極，所述第五nmos管 n5的源極接地，所述第五nmos管n5的柵極所述第一nmos管n1的漏極。

具體實(shí)施中，第三pmos管p3、第四pmos管p4、第四nmos管n4和第五nmos管n5的柵極作為反相單元的輸入端，耦接節(jié)點(diǎn)b；第四pmos管p4和第四nmos管n4的漏極作為反相單元的輸出端，耦接電平轉(zhuǎn)換單元203。當(dāng)節(jié)點(diǎn)b的電壓信號(hào)從邏輯低電平到邏輯高電平的上升沿時(shí)，第三pmos管p3和第四pmos管p4關(guān)斷，第四nmos管n4和第五nmos管n5導(dǎo)通，地vss驅(qū)動(dòng)反相單元的輸出端輸出邏輯低電平；當(dāng)節(jié)點(diǎn)b的電壓信號(hào)從邏輯高電平到邏輯低電平的下降沿時(shí)，第三pmos管p3和第四pmos管p4導(dǎo)通，第四nmos管n4和第五nmos管n5關(guān)斷，第一電源電壓驅(qū)動(dòng)反相單元的輸出端輸出邏輯高電平。

可以理解的是，本發(fā)明實(shí)施例所稱整形電路202也可以為施密特觸發(fā)器，施密特觸發(fā)器的電路結(jié)構(gòu)可以是任意可實(shí)施的電路結(jié)構(gòu)，用于將節(jié)點(diǎn)b的輸出信號(hào)進(jìn)行噪聲過濾和整形。

需要說明的是，反相單元和施密特觸發(fā)器是一種閾值開關(guān)電路，是具有突變輸入輸出特性的門電路?？梢宰柚馆斎腚妷撼霈F(xiàn)微小變化(例如低于某一閾值)而引起的輸出電壓的改變。利用電平狀態(tài)轉(zhuǎn)換過程中的正反饋?zhàn)饔?，可以把邊沿變化緩慢的周期性信?hào)變換為邊沿很陡的矩形脈沖信號(hào)。輸入的信號(hào)只要幅度達(dá)到mos管的導(dǎo)通閾值電壓，即可在輸出端得到同等頻率的矩形脈沖信號(hào)?？梢詫?shí)現(xiàn)此類整形作用的電路均可視為本發(fā)明實(shí)施例所稱整形電路。

本發(fā)明實(shí)施例的具體實(shí)施方式可參照前述相應(yīng)實(shí)施例，此處不再贅述。

圖4是本發(fā)明實(shí)施例又一種輸入輸出接收電路的結(jié)構(gòu)示意圖。

請(qǐng)參照?qǐng)D4，輸入輸出接收電路包括：接收端(未標(biāo)示)、第一nmos管n1、補(bǔ)償單元201、整形電路202和電平轉(zhuǎn)換單元203。

本實(shí)施例中，補(bǔ)償單元201包括：第一pmos管p1、第二pmos管p2、第二nmos管n2和第三nmos管n3；所述第一pmos管p1的源極耦接所述第一電源電壓vdd1，所述第一pmos管p1的漏極耦接所述第二nmos管n2的漏極，所述第一pmos管p1的柵極耦接所述接收端；所述第二pmos 管p2的源極耦接所述第一電源電壓vdd1，所述第二pmos管p2的柵極耦接所述第一pmos管p1的漏極；所述第三nmos管n3的漏極耦接所述第二pmos管p2的漏極以及所述第一nmos管的漏極，所述第三nmos管n3的柵極耦接所述第一pmos管p1的漏極，所述第三nmos管n3的源極接地。

本實(shí)施例中，外部電壓信號(hào)為矩形脈沖信號(hào)，在所述外部電壓從邏輯低電平到邏輯高電平的上升沿，所述第一pmos管p1關(guān)斷，第二nmos管n2導(dǎo)通，所述第一pmos管p1的漏極經(jīng)由所述第二nmos管n2接地，第一pmos管p1的漏極電壓被拉低，在所述第一pmos管p1的漏極電壓小于等于所述第二pmos管p2的閾值電壓時(shí)，所述第二pmos管p2導(dǎo)通，所述第三nmos管n3關(guān)斷，所述第一電源電壓vdd1經(jīng)由第二pmos管p2驅(qū)動(dòng)所述第一nmos管n1的漏極的輸出電壓的達(dá)到所述第一電源電壓vdd1。

在所述外部電壓從高電平到低電平的下降沿，所述第一pmos管p1導(dǎo)通，第二nmos管n2關(guān)斷，所述第一pmos管p1的漏極電壓升高，所述第一pmos管p1的漏極電壓高于所述第二pmos管p2和第三nmos管n3的閾值電壓，所述第二pmos管p2關(guān)斷，所述第三nmos管n3導(dǎo)通，接地電壓vss經(jīng)由第三nmos管n3驅(qū)動(dòng)所述第一nmos管n1的漏極輸出電壓為低電平。

圖5是本發(fā)明實(shí)施例一種輸入輸出接收電路的仿真結(jié)果示意圖。

請(qǐng)參照?qǐng)D5，一并參照?qǐng)D1和圖2，在第一電源電壓vdd1為1.6v以及外部電壓信號(hào)高電平為3v時(shí)，對(duì)現(xiàn)有技術(shù)的輸入輸出接收電路和本發(fā)明實(shí)施例的輸入輸出接收電路進(jìn)行仿真。

繼續(xù)參照?qǐng)D5，現(xiàn)有技術(shù)的輸入輸出接收電路在第一nmos管n1的輸出電壓，即b點(diǎn)的電壓信號(hào)的范圍為0～0.7v，此時(shí)輸入輸出電路可以工作，但是性能降低。而本發(fā)明實(shí)施例的輸入輸出接收電路在b點(diǎn)的電壓信號(hào)的范圍為0～1.6v，b點(diǎn)電壓的最大值達(dá)到第一電源電壓vdd1，此時(shí)輸入輸出電路的性能以及整形單元的工作狀態(tài)達(dá)到最優(yōu)。

由此可見，本發(fā)明實(shí)施例在不增加電路結(jié)構(gòu)復(fù)雜度的情況下，將第一nmos管n1的輸出電壓補(bǔ)償至第一電源電壓，提高了輸入輸出接收電路的性 能。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。