本發(fā)明涉及用于捕獲兩個輸入信號之間的差(例如其幅值之間的差)的電路。例如，這樣的幅值可以是在輸入電壓信號的情況下的電壓電平。這樣的電路可以用于比較器中。

背景技術(shù)：

比較器通常將兩個電壓或電流進行比較，并輸出指示兩個電壓或電流中的哪一個較大(或較小)的信號。比較器，尤其是時鐘控制比較器通常用于adc(模擬至數(shù)字轉(zhuǎn)換器)和存儲器電路中。

例如，逐次逼近寄存器(sar)adc通常在其每個子轉(zhuǎn)換操作中使用比較器。逐次逼近轉(zhuǎn)換可以被認為是由一系列子轉(zhuǎn)換操作組成的轉(zhuǎn)換處理的一個示例。這樣的adc電路(混合信號電路)可以具有特定用途，例如作為在ep-a1-2211468中公開的采樣電路中的路徑的端部處使用的adc電路(子adc單元)。

應(yīng)當理解，在這樣的adc電路中的比較器(及其電路)的應(yīng)用僅僅是一個示例應(yīng)用，并且本文公開的電路通常可以應(yīng)用于比較器中或者實際上通?？梢詰?yīng)用在用于捕獲或測量或放大兩個輸入信號之間的幅值差的電路中。

因此，作為背景，為了探索本發(fā)明的電路在adc電路中的應(yīng)用，現(xiàn)在將考慮在ep-a1-2211468中公開的采樣電路的各方面。

圖1是可以應(yīng)用本發(fā)明的模擬至數(shù)字電路40的示意圖。電路40包括采樣器42、作為示例時鐘信號發(fā)生器的電壓控制振蕩器(vco)44、解復(fù)用器46、adc組48、數(shù)字單元50和校準單元52。

采樣器42被配置為執(zhí)行四路或四相時間交替，以便通過電流導引將輸入電流iin劃分成四個時間交替的采樣流a至d。為此，vco44是可操作用于輸出彼此之間相位差為90°的四個時鐘信號(例如，作為四個升余弦信號)的正交vco。vco44可以例如是共享的16ghz正交vco，以使電路40能夠具有64gs/s的總采樣率。

如圖1所示，流a至流d中的每個包括串聯(lián)在一起的解復(fù)用器46和adc組48。采樣器42以電流模式操作，因此流a至流d實際上是源自(并且一起組成)輸入電流iin的四個時間交替的電流脈沖流，每個流的采樣率為總采樣率的四分之一。繼續(xù)64gs/s的示例總采樣率，流a至流d中的每個的采樣率可以為16gs/s。

作為示例，聚焦于流a，電流脈沖流首先由n路解復(fù)用器46解復(fù)用。解復(fù)用器46是電流導引解復(fù)用器，并且其執(zhí)行與采樣器42類似的功能，將流a劃分成n個時間交替的流。

從解復(fù)用器46輸出的n個流傳遞到包含n個adc子單元的adc組48，每個adc子單元可操作用于將其輸入脈沖流轉(zhuǎn)換為數(shù)字信號，例如轉(zhuǎn)換為8位數(shù)字值。因此，n個數(shù)字流從adc組48傳遞到數(shù)字單元50。

流b、流c和流d與流a類似地操作，因此省略重復(fù)描述。如果n＝80，則電路40可以被認為包括在四個adc組48之間劃分的320個adc子單元。

校準單元52被連接成從數(shù)字單元50接收一個或更多個信號，并且基于該信號來確定要施加到采樣器42、vco44、解復(fù)用器46和adc組48中的一個或更多個的控制信號。

圖2是用于理解adc組48的操作原理的示意圖。為了簡單起見，僅示出解復(fù)用器46的一個輸出60，因此示出的adc電路48僅表示該特定輸出所需的adc電路(子adc單元)?？梢韵蚪鈴?fù)用器46的所有輸出提供類似的adc電路48(子adc單元)。

adc電路48通常采用電容150的形式。如圖2所示，電容150的值可以是可變的，使得其值可以在校準期間或在初始設(shè)置階段期間被調(diào)整。一般來說，電容150用于將來自輸出60的電流脈沖轉(zhuǎn)換成電壓值vout。也就是說，每個脈沖將電容150充電到與所關(guān)注的脈沖的面積成比例的電壓。這是因為每個電流脈沖中的電荷量由其面積定義(q＝∫idt)，并且因為電容150兩端的電壓由電荷量q和電容值c定義(v＝q/c)。

在電容150兩端保持針對特定脈沖的電壓vout，直到電路48被復(fù)位開關(guān)152復(fù)位為止。在保持針對特定脈沖的電壓vout的同時，可以例如使用采用逐次逼近寄存器(sar)的adc電路將該模擬輸出值轉(zhuǎn)換為數(shù)字輸出值。在如可以是針對圖1電路的情況(盡管未明確示出)的差分電路的情形下，每個vout會具有其互補的vout，并且該vout對可以一起應(yīng)用于差分比較器，以使得輸出針對該對的單個數(shù)字輸出。

該操作模式的優(yōu)點在于：即使在解復(fù)用器46中經(jīng)歷延遲，每個脈沖中的電荷仍會到達相關(guān)輸出，盡管經(jīng)過稍長的時段。在該情況下，從脈沖產(chǎn)生的電壓vout保持不受影響。為了說明這一點，在圖2中示出了相同電流脈沖的兩個示例154和156。第一脈沖154表示經(jīng)歷最小延遲的情況。第二脈沖156表示例如由于電路中的軌道(track)電容而經(jīng)歷一些延遲/擴展的情況。因此，與脈沖154相比，脈沖156在時間上被拉伸。重要的是，兩個脈沖154和156的面積基本相同，因此對于兩者，輸出電壓vout是相同的。

圖3是用于理解圖2中的電路48的每個子adc單元內(nèi)的sar-adc(逐次逼近寄存器-模擬至數(shù)字轉(zhuǎn)換)電路的可能應(yīng)用的示意圖。如圖3所示，這樣的電路可以具有如下形式的子轉(zhuǎn)換操作(階段/步驟)的循環(huán)：復(fù)位(r)；采樣(s)；1；2；3；4；5；6；7和8。在每個采樣子轉(zhuǎn)換操作中，可以將所關(guān)注的電流脈沖轉(zhuǎn)換為輸出電壓vout，并且隨后可以在接下來的8個sar子轉(zhuǎn)換操作中將該電壓vout轉(zhuǎn)變成8比特數(shù)字值。然后，下一個復(fù)位子轉(zhuǎn)換操作為下一個電流脈沖準備電路。

圖4示出了可以與圖1和圖2的電路一起使用的示例saradc電路，即作為adc組48的子adc單元的一部分。主要元件是從圖2獲取vout的s/h電路170、電壓比較器180、內(nèi)部dac190和sar200。比較器180將保持的vout與內(nèi)部dac190的輸出進行比較，并將比較的結(jié)果輸出到sar200。sar200被設(shè)計成向內(nèi)部dac190提供近似vout的數(shù)字碼。dac190基于來自sar200的數(shù)字碼輸入而向比較器提供模擬電壓。

將sar200初始化，使得其最高有效位(msb)等于數(shù)字1(其他位為數(shù)字0)。然后，將該碼輸入到dac190，dac190的輸出模擬電壓被提供給比較器180。如果該模擬電壓大于vout，則比較器180使sar200復(fù)位該位；否則，該位保持為1。然后，將下一位設(shè)置為1，并且進行相同的過程(子轉(zhuǎn)換操作)，繼續(xù)該二進制搜索直到sar200中的每一位都已被測試為止(這些“測試”分別對應(yīng)于圖3中的子轉(zhuǎn)換操作1至8)。從sar200輸出的結(jié)果數(shù)字碼是采樣電壓vout的數(shù)字近似，并且最終在轉(zhuǎn)換完成時被輸出。

顯然，每個這樣的“測試”包括由比較器執(zhí)行的比較操作。通常，這樣的子轉(zhuǎn)換操作是同步執(zhí)行的，即每個子轉(zhuǎn)換操作采用由時鐘信號調(diào)節(jié)的相同時間量。這可以意味著每個子轉(zhuǎn)換具有其間執(zhí)行必要的比較的“比較”時段，并且在其結(jié)束時比較的結(jié)果被遞送到周圍電路。然后，該“比較”時段之后可以是“復(fù)位”時段，其中比較器準備下一次比較，即下一個子轉(zhuǎn)換操作。這給比較器施加了壓力，因為比較器要在給定時間段內(nèi)始終產(chǎn)生準確的輸出，即使在其輸入可能在電壓電平上非常接近的情況下也如此。比較器的性能影響子adc單元的總體性能，并且因此也影響圖1的整個模擬至數(shù)字電路40的總體性能。

期望提供能夠?qū)崿F(xiàn)快速低功率低噪聲比較器電路的電路。期望這樣的電路具有穩(wěn)定的性能(例如在變化過程、電壓等方面)。這樣的電路可以用于比較器中，或者可以用于其他類型的電路中(例如，用于存儲器中)。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明第一方面的實施方式，提供了一種用于比較器中用以捕獲第一輸入信號與第二輸入信號的幅值之間的差的電荷模式電路。這樣的電路包括：尾節(jié)點，其被配置為在捕獲操作期間接收電荷包；第一節(jié)點和第二節(jié)點，其能夠沿著相應(yīng)的第一路徑和第二路徑導電地連接至所述尾節(jié)點；以及控制電路，其被配置為在捕獲操作期間基于第一輸入信號和第二輸入信號來控制在尾節(jié)點與第一節(jié)點和第二節(jié)點之間的這種連接，使得根據(jù)第一輸入信號與第二輸入信號的幅值之間的差將所述電荷包(即，由所述電荷包形成的電流)在所述第一路徑與所述第二路徑之間進行劃分。

這樣的電荷包是電荷，即可稱為電流脈沖的限定量的電荷的包。這樣的電路可以被認為是電荷模式電路，因為它依賴于劃分電荷包以及如何劃分組成該包的電荷。由于類似的原因，這樣的電路還可以被認為是電流模式電路。

電荷包或電流脈沖可以被認為是與在時間和幅值上都受到限制的電流信號對應(yīng)的、限定的(例如預(yù)定的)或限制的或有限的電荷包。這樣的電荷包可以由不連續(xù)的電流信號或脈沖電流信號產(chǎn)生，即，不連續(xù)的電流信號或脈沖電流信號開始、然后停止以限定電荷包。

通過使用這樣的限制的電荷包，可能可以限制可沿第一路徑和第二路徑流動的電荷的量，并且因此限制由該電荷引起的電位差(例如，相對于地)，例如，在寄生電容之上的電位差。另外，當這樣的電荷停止流動時，至少可以在其中該電位差可以有效地進行比較的時間段內(nèi)保持該電位差。因此，電荷模式電路可以用于比較器中。

例如，可以控制(或預(yù)定或限定或限制)電荷包的大小，使得這些電位差(形成電荷模式電路的輸出信號)的平均值具有限定的(或預(yù)定的)值。該值可以位于電荷模式電路的電源(例如vdd)與地(gnd)電壓電平之間，例如在0.2vdd與0.8vdd之間，或者在0.5vdd與0.8vdd之間，或者在約0.7vdd處。換句話說，該值可以位于相比在允許不受限制的電流流動的情況下這樣的電位差在捕獲操作中會上升到的值要低的水平，或者可替選地位于相比在允許不受限制的電流流動的情況下這樣的電位差在捕獲操作中會下降至的值要高的水平。電荷包的大小可以小于在電流的流動不受限制的情況下在捕獲操作中流動的電荷的量。

作為另一示例，電荷包的大小可以使得：在捕獲操作期間在所述第一節(jié)點和第二節(jié)點處的電壓電平(接近并且)穩(wěn)定或維持在第一不同值和第二不同值。這些不同值的平均值可以由電荷包的大小來限定。這些值之間的差(例如差的大小)可以取決于第一輸入信號與第二輸入信號的幅值之間的差。

輸入信號可以是幅值為電壓電平的電壓模式(或簡稱為電壓)信號。輸入信號可以是幅值為電流值的電流模式(或電流)信號。輸入信號可以是幅值為電荷量的電荷模式信號。第一輸入信號和第二輸入信號可以是模擬信號。當然，可以將基于電流的信號或基于電荷的信號轉(zhuǎn)換為電壓模式信號，并且將這些電壓模式信號用作輸入信號。

控制電路可以包括沿著路徑設(shè)置的開關(guān)電路，該開關(guān)電路被配置為使得尾節(jié)點與第一節(jié)點和第二節(jié)點之間的連接的相對導電性通過第一輸入信號和第二輸入信號的幅值來控制。這樣的開關(guān)電路可以包括晶體管，例如mosfet。

開關(guān)電路可以包括第一晶體管和第二晶體管，第一晶體管的溝道形成第一路徑的部分并且第二晶體管的溝道形成第二路徑的部分。這些晶體管的柵極端子可以通過第一輸入信號和第二輸入信號來控制，以影響沿著上述路徑的電流或電荷的流動。

控制電路可以被配置為使電荷包或電流脈沖被劃分，使得其各部分同時沿第一路徑和第二路徑傳遞。所述各部分的相對大小可取決于第一輸入信號與第二輸入信號的幅值之間的差。

電流模式電路可以包括被配置為在捕獲操作期間提供電荷包(或電流脈沖)的可控電荷泵或電流源?？煽仉姾杀没螂娏髟丛谀軌蚩刂铺峁╇姾砂臅r間以及/或者電荷包的大小的意義上可以是可控的。

可控電荷泵可以被配置為使得電荷包具有預(yù)定大小或給定大小。可控電荷泵可以被配置為使得可以例如基于控制信號或參考信號來調(diào)節(jié)預(yù)定大小或給定大小?？煽仉姾杀每梢员贿B接成使得電荷包在捕獲操作期間被遞送到尾節(jié)點。給定大小或預(yù)定大小可以使得：根據(jù)第一輸入信號與第二輸入信號的幅值之間的差，在捕獲操作期間在所述第一節(jié)點處和所述第二節(jié)點處的電壓電平穩(wěn)定在第一不同值和第二不同值。

可控電荷泵可以包括電容器和開關(guān)電路，該開關(guān)電路可操作用于在捕獲操作之前對電容器充電并且在捕獲操作期間使電容器放電，以便提供電荷包?？煽仉姾杀每梢砸云渌绞脚渲谩ｋ姾杀每梢员慌渲脼檎{(diào)節(jié)電荷包中的電荷量以補償例如電容或電源電壓的改變。

電荷模式電路可以被配置為接收時鐘信號(或其他這樣的控制信號)并且基于該時鐘信號來執(zhí)行捕獲操作。這樣，電荷模式電路可以被認為是其操作與時鐘信號同步的時鐘控制電路。

電荷模式電路可以被配置為：例如與時鐘信號同步地執(zhí)行一系列所述捕獲操作。這樣的捕獲操作可以與復(fù)位操作交替進行，在復(fù)位操作期間電路被復(fù)位(例如從第一節(jié)點處和第二節(jié)點處的電壓電平被恢復(fù)為初始值的意義上而言)。因此，電荷模式電路可以被配置為將在第一節(jié)點處和第二節(jié)點處的電壓電平帶至或設(shè)置為(恰好)在捕獲操作或每個捕獲操作之前(或開始時)的初始值。

根據(jù)本發(fā)明第二方面的實施方式，提供了一種包括根據(jù)本發(fā)明上述第一方面的電荷模式電路的比較器。

這樣的比較器可以包括差分輸入動態(tài)鎖存電路或時鐘控制鎖存電路，例如strongarm鎖存電路，鎖存電路被連接成從電荷模式電路接收其輸入。例如，這些輸入可以從電荷模式電路的輸出提供，所述輸出可以在電荷模式電路的第一節(jié)點處和第二節(jié)點處提供。例如，這些輸入可以連接到電荷模式電路的第一節(jié)點和第二節(jié)點。

根據(jù)本發(fā)明第三方面的實施方式，提供了一種模擬至數(shù)字轉(zhuǎn)換器電路，包括根據(jù)本發(fā)明上述第一方面的電荷模式電路，或者根據(jù)本發(fā)明上述第二方面的比較器。

根據(jù)本發(fā)明第四方面的實施方式，提供了一種ic芯片，例如倒裝芯片，其包括根據(jù)本發(fā)明上述第一方面的電荷模式電路，或者根據(jù)本發(fā)明上述第二方面的比較器，或者根據(jù)本發(fā)明上述第三方面的模擬至數(shù)字轉(zhuǎn)換器電路。

根據(jù)本發(fā)明第五方面的實施方式，提供了一種存儲器裝置，其包括根據(jù)本發(fā)明上述第一方面的電荷模式電路，或者根據(jù)本發(fā)明上述第二方面的比較器，或者根據(jù)本發(fā)明上述第三方面的模擬至數(shù)字轉(zhuǎn)換器電路。

本發(fā)明擴展到在范圍上與上述裝置方面相對應(yīng)的方法方面。

附圖說明

現(xiàn)在將通過示例的方式參考附圖，在附圖中：

如上所述，圖1是可以應(yīng)用本發(fā)明的模擬至數(shù)字電路的示意圖；

如上所述，圖2是用于理解圖1的adc組的adc單元的操作原理的示意圖；

如上所述，圖3是用于理解圖2的每個子adc單元內(nèi)的sar-adc電路的可能應(yīng)用的示意圖；

如上所述，圖4是可以作為子adc單元的一部分、與圖1和圖2的電路一起使用的示例saradc電路的示意圖；

圖5是先前考慮的示例時鐘控制比較器電路的示意圖；

圖6是用于與圖5的電路一起使用的先前考慮的示例時鐘控制前置放大器電路的示意圖；

圖7是實現(xiàn)本發(fā)明的時鐘控制前置放大器電路的示意圖；

圖8是用于理解圖7的電路的操作的曲線圖；以及

圖9是實現(xiàn)本發(fā)明的時鐘控制前置放大器電路的示意圖。

具體實施方式

圖5是先前考慮的示例時鐘控制比較器電路300的示意圖。時鐘控制比較器電路300可以被稱為鎖存比較器電路300，并且可以與通常被稱為strongarm鎖存器的鎖存電路進行比較。下面通過所提供的并排且?guī)в凶⑨尩那€圖可以更加詳細地理解該電路的操作。

電路300包括如圖5中那樣連接在一起的輸入晶體管302和304的差分對、兩個交叉耦接的晶體管對306、308、310和312、輸出節(jié)點314和316、中間節(jié)點318、320、第一參考電壓源322、尾節(jié)點324、時鐘控制預(yù)充電晶體管326和328、時鐘控制“比較”晶體管330和第二參考電壓源332。

更具體地，輸入晶體管302和304的差分對被連接成使得其柵極端子用作接收輸入信號in和的一對差分輸入。這對差分輸入是彼此之間要進行比較的兩個比較器輸入(參見例如圖4中針對比較器180的兩個輸入)。

兩個交叉耦接的晶體管對306、308、310、312耦接以形成兩個交叉耦接的反相器，其中晶體管306和310形成反相器中的一個并且該反相器的輸出連接到輸出節(jié)點314，以及晶體管308和312形成反相器中的另一個并且該反相器的輸出連接到輸出節(jié)點316。由晶體管306和310形成的反相器連接在中間節(jié)點318與第一參考電壓源322之間，在該情況下第一參考電壓源322為vdd。由晶體管308和312形成的反相器連接在中間節(jié)點320與第一參考電壓源322之間。反相器的輸出在輸出節(jié)點314和316處提供比較器電路300的輸出。

輸入晶體管302和304的差分對分別連接在中間節(jié)點318與公共尾節(jié)點324之間以及在中間節(jié)點320與公共尾節(jié)點324之間。

預(yù)充電(或復(fù)位)晶體管326和328分別連接在輸出節(jié)點314與第一參考電壓源322之間以及在輸出節(jié)點316與第一參考電壓源322之間。比較(或再生)晶體管330連接在公共尾節(jié)點324與第二參考電壓源332之間，在該情況下第二參考電壓源332為地(gnd)。預(yù)充電晶體管326和328以及比較晶體管330被連接成接收時鐘信號clk，在該情況下時鐘信號clk是在邏輯高(vdd)與邏輯低(gnd)之間交替的切換的邏輯電平(switchedlogicalsignal)(例如方波)信號，如相關(guān)曲線圖中所示的那樣。

晶體管302、304、306、308和330是nmosmosfet，并且晶體管310、312、326和328是pmosmosfet。

在操作中，該電路與時鐘信號clk同步地在交替的“復(fù)位”階段(當時鐘信號clk為低時)和“再生”階段(當時鐘信號clk為高時)操作，如根據(jù)圖5中的曲線圖會理解的。再生階段可以被稱為“比較”階段，或者特別地根據(jù)本文稍后公開的電路，其被稱為“捕獲”階段。

在時鐘信號clk為低的“復(fù)位”階段，預(yù)充電晶體管326和328導通，并將輸出節(jié)點314和316拉到邏輯高或vdd。此時，比較晶體管330關(guān)斷，防止電流流過例如中間節(jié)點318和320。

一旦時鐘信號clk在再生階段變?yōu)楦?，則預(yù)充電晶體管326和328關(guān)斷并且比較晶體管330導通。重要的是，如果輸入晶體管302和304的輸入信號(比較器輸入)彼此稍微不同，正如它們不可避免地會不同(如果只是稍微地)那樣，則輸入晶體管302和304也在不同程度上導通。

當電流開始流動時，輸出節(jié)點314和316處的電壓電平下降，但是因為晶體管302和304不可避免地在不同程度上導通(實際上它們不會達到完全相同的程度)，流經(jīng)中間節(jié)點318和320的不同電流使這些電壓中的一個電壓相比于另一個電壓下降(可能僅稍微)較快。交叉耦接的反相器用于加快(accelerate)和放大該差異(在增大差異的意義上，以增大的速率)，使得在輸出節(jié)點中的一個輸出節(jié)點處的電壓電平下降至邏輯低或地(gnd)，并且在另一個輸出節(jié)點處的電壓電平再次上升到邏輯高或vdd。根據(jù)圖5中的曲線圖，可以理解該操作以及經(jīng)過公共尾節(jié)點324的相關(guān)電流流動。

輸出節(jié)點314和316中的哪一個變?yōu)檫壿嫺咭约澳囊粋€變?yōu)檫壿嫷腿Q于(在理想情況下，在不存在例如噪聲的情況下)輸入信號in和中哪一個較大，因此輸出信號out和的電壓電平提供在該再生階段結(jié)束時的比較結(jié)果。因此，電路300的準確度取決于當在交叉耦接的反相器加快的情況下輸出節(jié)點314和316處的電壓電平彼此偏離(diverge)時所采取的正確“判定”。

當然，當下一個“復(fù)位”階段開始時，即當時鐘信號clk變低時，預(yù)充電晶體管326和328重新導通，并且比較晶體管330重新關(guān)斷，停止電流的流動(使得沒有靜態(tài)電流)并且再次將輸出節(jié)點314和316預(yù)充電到邏輯高或vdd。

因此，應(yīng)當理解，時鐘控制比較器電路300用于按照每個時鐘周期，尤其是在時鐘信號clk為高時的每個再生階段期間，執(zhí)行比較操作，該比較操作將此時的輸入信號in和的電壓電平進行比較，并且給出輸出信號out和(理想地)取決于輸入信號in和中的哪一個具有較高的電壓電平，輸出信號out和為邏輯高和邏輯低或邏輯低和邏輯高。

如上所述，該動作由電路300的上半部分中的交叉耦接的反相器支配。基于輸入信號in和之間的差，反相器中的一個反相器會由于在輸入處最初流經(jīng)晶體管302和304的電流之間的差而開始在特定方向上比另一個反相器稍微快地拉動(pull)。這將引起兩個反相器加快/放大兩側(cè)之間的差，其中兩個反相器的輸出彼此快速偏離。與cmos反相器電路類似，電源電流僅在電路處于活動狀態(tài)時流動。

電路300具有缺點。本發(fā)明人具體考慮了期望的高速操作，例如，每個再生階段僅持續(xù)10ps至50ps。他們還考慮了低功率操作，例如vdd為1v甚至更低。挑戰(zhàn)在于，對于要作為低噪聲貢獻者的輸入晶體管302和304，其尺寸會相對較大，然而這減慢了其操作(高電容)。

電路300可以被認為具有以下缺點，即：(1)其對共模輸入電壓敏感；(2)其對器件的vth的變化敏感，例如關(guān)于輸入晶體管302和304的vth；(3)其具有相對較差的噪聲性能(許多晶體管造成該噪聲，其中這些晶體管較小以便快速切換)；以及(4)其對時鐘邊沿之后的輸入信號in和的變化敏感。

圖6是用于與時鐘控制比較器電路300一起使用的先前考慮的示例時鐘控制前置放大器電路400的示意圖。如針對電路300那樣的，下面通過所提供的并排且?guī)в凶⑨尩那€圖可以更加詳細地理解該電路400的操作。

電路400包括如圖6中那樣連接在一起的輸入晶體管402和404的差分對、公共尾節(jié)點406、中間節(jié)點408和410、時鐘控制晶體管412、414和416、第一參考電壓源418和第二參考電壓源420。

更具體地，輸入晶體管402和404的差分對被連接成使得它們的柵極端子用作接收輸入信號in和的一對差分輸入。如前所述，這對差分輸入是要彼此進行比較的兩個比較器輸入(參見例如圖4中針對比較器180的兩個輸入)。然而，將時鐘控制前置放大器電路400與時鐘控制比較器電路300一起使用，使得(以下提及的)電路400的輸出信號out和成為電路300中的輸入信號in和

輸入晶體管402和404分別連接在公共尾節(jié)點406與中間節(jié)點408之間以及在公共尾節(jié)點406與中間節(jié)點410之間。時鐘控制晶體管412和414分別連接在中間節(jié)點408與第二參考電壓源420之間以及在中間節(jié)點410與第二參考電壓源420之間，在該情況下第二參考電壓源420為地(gnd)。時鐘控制晶體管416連接在公共尾節(jié)點406與第一參考電壓源418之間，在該情況下第一參考電壓源418為vdd。電路300與電路400之間的地電平和vdd電平可以相同，但這當然不是必須的。

時鐘控制晶體管412、414和416被連接成接收時鐘信號即圖5中時鐘信號clk的反相。晶體管412和414是nmosmosfet，并且晶體管402、404和416是pmosmosfet。

如已經(jīng)提到的，中間節(jié)點408和410將輸出信號out和提供給圖5中的晶體管304和302。

在操作中，電路400基于時鐘信號而操作，因此為了便于比較，將來自圖5的“復(fù)位”階段和“再生”階段示出在圖6的曲線圖中。注意，對于輸出信號out和(vout)示出了“理想”情況和“實際”情況兩者。“實際”情況對應(yīng)于電路400，并且稍后將結(jié)合圖7至圖9對“理想”情況進行討論。

在“復(fù)位”階段中，當時鐘信號為高(且時鐘信號clk為低)時，時鐘控制晶體管412和414導通，并且時鐘控制晶體管416關(guān)斷。因此，正如cmos反相器那樣，節(jié)點408和410處的輸出信號out和處于邏輯低或地(gnd)。在“再生”階段中，當時鐘信號為低時，時鐘控制晶體管412和414關(guān)斷，并且時鐘控制晶體管416導通。因此，再次與cmos反相器一致，節(jié)點408和410處的輸出信號out和都上升到邏輯高或vdd。

輸入信號in和的電壓電平控制晶體管402和404的導通程度，并且在再生階段期間，這控制流經(jīng)節(jié)點408和410的電流，并且因此控制這些節(jié)點處的電壓電平上升到邏輯高，即上升到相同的電壓電平的速度。在圖6中的“實際”曲線圖中示出了一種示例，其中輸出信號相比于輸出信號out更快地上升到vdd，并且在短時間段內(nèi)這些輸出信號out和之間存在相應(yīng)的電壓差δvout，其示出在最下面的曲線圖中。對于前文到的僅僅為10ps-50ps的示例再生階段，該時段可以例如短至10ps。會理解的是，時鐘控制前置放大器電路400可以在圖5的電路300的輸入端子處(即，在輸入信號in和之間)提供放大的電壓差δvout，即，大于圖6的電路400的輸入信號in和之間的電壓差，否則(即，在沒有電路400的情況下)該電壓差被直接提供給電路300。這樣的放大提供了一些噪聲性能優(yōu)勢，但也有缺點。

現(xiàn)在將進一步探討這些優(yōu)點和缺點。

圖6的時鐘控制前置放大器電路400的優(yōu)點是其增益具有使包括圖5的電路300和圖6的電路400的整個電路中的噪聲減小的連鎖效應(yīng)(knock-oneffect)。例如，在時鐘控制前置放大器電路400中的增益3將引起鎖存電路300的噪聲降低2/3。此外，可以將圖6的電路400的輸入處的pmos晶體管402和404制作得較大(低噪聲)，而不會減慢再生。

在圖6的右手側(cè)的曲線圖中示出了與圖6的電路相關(guān)聯(lián)的缺點。

在“理想”情況下，當時鐘信號變低時，輸出信號out和將根據(jù)輸入信號in和(隨著增益)而上升，然后保持其值直到隨后的上升時鐘邊沿為止。然而，因為當時鐘信號為低時，最上面的pmos晶體管416保持導通，所以如上所述的對應(yīng)于電路400的“實際”情況是輸出信號out和快速上升到邏輯高或vdd(即，使得它們維持在相同的電壓電平處)，其中，該情況的發(fā)生速度的一些變化取決于流經(jīng)最上面的pmos晶體管416的電流(即，取決于共模電壓vcm、輸入nmos晶體管或開關(guān)402和404的閾值電壓vth以及最上面的pmos晶體管416的閾值電壓vth)。在圖6中的“實際”曲線圖中示出了示例“快速”情況和“慢速”情況。

因此，如圖6中的最下面的曲線圖所示的放大的δvout信號(輸出信號out和之間的差)可以在其指示完全沒有差別之前僅在非常短的時間段內(nèi)(例如10ps)指示差別，其中，該曲線隨著輸出信號out和被拉到邏輯高或vdd的速度而變化。然后，在圖5的鎖存電路300有時間通過再生而對其作出響應(yīng)之前，該電壓可能已經(jīng)消失。這還意味著電路400的有效前置放大器增益已經(jīng)下降，使得其不再減小鎖存電路300的噪聲。

因此，盡管圖6的電路有助于解決上面討論的缺點(3)和(4)，但是它帶來了其自身的缺點(例如缺點(5)：當電路400的δvout消失時，電路300的輸入信號in和之間的電壓差δv消失)，并且上面討論的缺點(1)和(2)仍然存在。

圖7是實現(xiàn)本發(fā)明的改進的時鐘控制前置放大器電路500的示意圖。根據(jù)下面描述的圖8的曲線圖可以理解該電路500的操作。會注意到，圖8的曲線圖類似于圖6中所示的“理想”情況。

電路500類似于電路400，因此以相同的方式指示相同的元件，并且省略重復(fù)描述。電路500與電路400的不同之處在于，利用具有電荷泵和復(fù)位功能的時鐘控制單元502代替時鐘控制晶體管416。

總體構(gòu)思是在再生階段期間計量電荷，然后，基于輸入信號in和在公共尾節(jié)點406處對該電荷進行劃分，使得在節(jié)點408和410處的輸出信號out和的輸出電壓會上升到接近給定的“設(shè)計的”目標電平，并且不會繼續(xù)上升到vdd。這在圖8中示出，其中輸出信號out和向vdd上升，但是在中線值的任一側(cè)拉平(levelout)，如果輸入信號in和相等，則預(yù)期out和會在該中線值處持平。通過連接在公共尾節(jié)點406和第一參考電壓源418(即vdd)之間的單元502示意性地示出時鐘控制電荷泵。該單元502還具有在復(fù)位階段中復(fù)位在公共尾節(jié)點406處的電壓的功能。

如圖7所示，可以設(shè)計單元502的電荷泵方面以遞送固定量的電荷2qin，應(yīng)該理解，如果該電荷在尾節(jié)點處均等地劃分，則電荷量qin會被遞送到輸出out和并在針對鎖存電路300的輸入的有效寄生電容(cparasitic)之上產(chǎn)生電壓(vout＝qin/cparasitic)。這將對應(yīng)于上述在中線值處拉平的輸出信號out和兩者。例如，該固定量的電荷2qin可以被設(shè)計為遞送中線值vout＝大約0.7vdd，或針對圖5的鎖存電路300的最佳操作的任何最優(yōu)電壓。

自然地，由于輸入信號in和之間的差，電荷2qin不會在公共尾節(jié)點406處均等劃分，從而引起δvout(輸出信號out和之間的差，如圖8所示)。也就是說，輸出信號out和的電壓電平根據(jù)輸入信號in和而維持在不同值處。有利地，該δvout被維持或保持，因為輸出信號out和不繼續(xù)上升到vdd，如在圖6中的“實際”情況下那樣的。此外，因為該電路基于劃分電荷而不是基于電流本身來操作，所以其對共模電壓vcm和閾值電壓vth不敏感。因此，該電路解決了上述所有缺點(1)至(5)。

圖9是對應(yīng)于圖7的電路500的時鐘控制前置放大器電路600的示意圖。該電路的操作也對應(yīng)于圖8所示的操作。

電路600類似于電路500，因此以相同的方式指示相同的元件，并且省略重復(fù)描述。電路600與電路500的不同之處在于其明確示出了時鐘控制單元502的示例實現(xiàn)方式。

電路600的時鐘控制單元502包括連接在節(jié)點604和606之間的電容器cpump602。節(jié)點604通過“比較”開關(guān)608連接到第一參考電壓源418“vdd”，并經(jīng)由“復(fù)位”開關(guān)(rst)610連接到第二參考電壓源420地(或gnd)。節(jié)點606經(jīng)由“復(fù)位”開關(guān)612連接到第一參考電壓源418并且經(jīng)由“比較”開關(guān)614連接到公共尾節(jié)點406。

“比較”開關(guān)被配置為在“再生”(“比較”或“捕獲”)階段期間閉合(導通)并且在“復(fù)位”階段期間斷開。相反，“復(fù)位”(rst)開關(guān)被配置為在“再生”階段期間斷開并且在“復(fù)位”階段期間閉合?？梢圆捎脮r鐘控制nmos或pmos晶體管的任何合適的布置來提供這樣的“比較”開關(guān)和“復(fù)位”開關(guān)的功能。

在“復(fù)位”(rst)階段期間，電容器(或電容)cpump602之上的電壓vcap等于vdd，因為電容器cpump602的左手端和右手端分別有效地連接到地420和vdd418。在“再生”階段期間，電壓vcap變?yōu)関tail減vdd，其中vtail是公共尾節(jié)點406處的電壓(在再生階段結(jié)束時)，因為電容器cpump602的左手端和右手端分別有效地連接到vdd418和公共尾節(jié)點406。因此，電容器cpump602的值可以被設(shè)置為獲得如前所述的給定電荷2qin。此外，該值由vdd控制，因此對閾值電壓vth和共模電壓vcm較為不敏感。

順便提及，電容器cpump602可以經(jīng)由“比較”開關(guān)608連接到分立的參考電壓源vref(未示出)而不是連接到vdd418，然后可以調(diào)節(jié)該分立的參考電壓源vref以消除cpump、vdd、vth、vcm和第二級輸入電壓(即，圖5的鎖存電路300的電壓)的值的變化。

會聯(lián)想到的是，可以將電路500或600與鎖存電路(例如圖5的電路300)結(jié)合使用以提供比較器。這樣的比較器可以在不經(jīng)受上述問題(1)至(5)的情況下操作，因此被認為是有利的。

這樣的比較器可以用于adc電路中，例如以形成適用于圖1的adc電路40中的子adc單元。因此，本發(fā)明的實施方式擴展到用于捕獲如在電路500和600的情況下輸入電壓信號之間的差的電荷模式電路、比較器電路以及adc電路。

因此，應(yīng)當理解，本文所公開的電路可以被描述為用于比較器中的電路、比較器本身或者adc。本發(fā)明的電路可以實現(xiàn)為集成電路，例如在ic芯片(諸如倒裝芯片)上的集成電路。本發(fā)明擴展到如上所述的集成電路和ic芯片、包括這樣的ic芯片的電路板、以及包括這樣的電路板的通信網(wǎng)絡(luò)(例如，因特網(wǎng)光纖網(wǎng)絡(luò)和無線網(wǎng)絡(luò))和這樣的網(wǎng)絡(luò)的網(wǎng)絡(luò)設(shè)備。

在所附權(quán)利要求的精神和范圍內(nèi)，根據(jù)上述公開內(nèi)容，本發(fā)明可以以許多不同的方式來實現(xiàn)。