1.一種鎖存器，其特征在于，包括：耦接于電源和地線之間的第一邏輯單元以及第二邏輯單元，以及第一前饋控制單元，其中：
所述第一邏輯單元與所述第二邏輯單元結(jié)構對稱，所述第一邏輯單元包括第一輸入端、第一輸出端，所述第二邏輯單元包括第二輸入端、第二輸出端；
所述第一前饋控制單元，與地線耦接，并與所述第一邏輯單元及所述第二邏輯單元中的至少一個耦接，適于控制所述電源與地線之間的電流通路斷開，包括：
第一時鐘信號輸入端，適于輸入第一時鐘信號；
第三輸出端，與所述第一輸出端耦接；
至少兩個前饋控制端，其中至少一個前饋控制端與所述第一輸入端或所述第二輸入端耦接。
2.如權利要求1所述的鎖存器，其特征在于，還包括：第二前饋控制單元，與地線耦接，并與所述第一邏輯單元及所述第二邏輯單元中的至少一個耦接，適于控制所述電源與地線之間的電流通路斷開，且與所述第一前饋控制單元所控制的電流通路不同，所述第二前饋控制單元包括：
第二時鐘信號輸入端，適于輸入第二時鐘信號；
第四輸出端，與所述第二輸出端耦接；
至少兩個前饋控制端，其中至少一個前饋控制端與所述第二輸入端或所述第一輸入端耦接。
3.如權利要求2所述的鎖存器，其特征在于，所述第一邏輯單元包括第三晶體管以及第五晶體管，所述第二邏輯單元包括第四晶體管以及第六晶體管，其中：
所述第三晶體管為PMOS管，所述第三晶體管的源極與所述電源耦接，漏極與所述第一輸出端耦接，柵極與所述第二輸出端耦接；
所述第五晶體管為PMOS管，所述第五晶體管的源極與所述電源耦接，漏極與所述第一輸出端耦接，柵極與所述第一輸入端耦接；
所述第四晶體管為PMOS管，所述第四晶體管的源極與所述電源耦接，漏極與所述第二輸出端耦接，柵極與所述第一輸出端耦接；
所述第六晶體管為PMOS管，所述第六晶體管的源極與所述電源耦接，漏極與所述第二輸出端耦接，柵極與所述第二輸入端耦接。
4.如權利要求3所述的鎖存器，其特征在于，所述第一前饋控制單元包括第一前饋控制端以及第二前饋控制端，包括：耦合連接的第一晶體管、第七晶體管以及第九晶體管。
5.如權利要求4所述的鎖存器，其特征在于，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第九晶體管漏極耦接，漏極與所述第七晶體管的源極耦接，柵極為所述第一時鐘信號輸入端；
所述第七晶體管為NMOS管，所述第七晶體管的漏極為所述第三輸出端，柵極為所述第一前饋控制端；
所述第九晶體管為NMOS管，所述第九晶體管的源極與地線耦接，柵極為所述第二前饋控制端，所述第一前饋控制端與所述第二前饋控制端均與所述第一輸入端耦接。
6.如權利要求4所述的鎖存器，其特征在于，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第九晶體管的源極耦接，漏極與所述第七晶體管的漏極耦接，柵極為所述第一時鐘信號輸入端；
所述第七晶體管為PMOS管，所述第七晶體管的源極為所述第三輸出端，柵極為所述第一前饋控制端；
所述第九晶體管為PMOS管，所述第九晶體管的漏極與地線耦接，柵極為所述第二前饋控制端，所述第一前饋控制端與所述第二前饋控制端均與所述第二輸入端耦接。
7.如權利要求4所述的鎖存器，其特征在于，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第九晶體管的漏極耦接，漏極與所述第七晶體管的漏極耦接，柵極為所述第一時鐘信號輸入端；
所述第七晶體管為PMOS管，所述第七晶體管的源極為所述第三輸出端，柵 極為所述第一前饋控制端，所述第一前饋控制端與所述第二輸入端耦接；
所述第九晶體管為NMOS管，所述第九晶體管的源極與地線耦接，柵極為所述第二前饋控制端，所述第二前饋控制端與所述第一輸入端耦接。
8.如權利要求4所述的鎖存器，其特征在于，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第九晶體管的源極耦接，漏極與所述第七晶體管的源極耦接，柵極為所述第一時鐘信號輸入端；
所述第七晶體管為NMOS管，所述第七晶體管的漏極為所述第三輸出端，柵極為所述第一前饋控制端，所述第一前饋控制端與所述第一輸入端耦接；
所述第九晶體管為PMOS管，所述第九晶體管的漏極與地線耦接，柵極為所述第二前饋控制端，所述第二前饋控制端與所述第二輸入端耦接。
9.如權利要求4所述的鎖存器，其特征在于，所述第一晶體管為NMOS管，所述第一晶體管的源極與地線耦接，漏極與所述第七晶體管的源極耦接，柵極與所述第九晶體管的源極耦接；
所述第七晶體管為NMOS管，所述第七晶體管的漏極為所述第三輸出端，柵極為所述第一前饋控制端；
所述第九晶體管為NMOS管，所述第九晶體管的漏極為所述第一時鐘信號輸入端，柵極為所述第二前饋控制端，所述第一前饋控制端與所述第二前饋控制端均與所述第一輸入端耦接。
10.如權利要求4所述的鎖存器，其特征在于，所述第一晶體管為NMOS管，所述第一晶體管的源極與地線耦接，漏極與所述第七晶體管的漏極耦接，柵極與所述第九晶體管的漏極耦接；
所述第七晶體管為PMOS管，所述第七晶體管的源極為所述第三輸出端，柵極為所述第一前饋控制端；
所述第九晶體管為PMOS管，所述第九晶體管的源極為所述第一時鐘信號輸入端，柵極為所述第二前饋控制端，所述第一前饋控制端與所述第二前饋控制端均與所述第二輸入端耦接。
11.如權利要求4所述的鎖存器，其特征在于，所述第一晶體管為NMOS管， 所述第一晶體管的源極與所述第七晶體管的漏極耦接，柵極與所述第九晶體管的源極耦接，漏極為所述第三輸出端；
所述第七晶體管為NMOS管，所述第七晶體管的源極與地線耦接，柵極為所述第一前饋控制端；
所述第九晶體管為NMOS管，所述第九晶體管的柵極為所述第二前饋控制端，漏極為所述第一時鐘信號輸入端，所述第一前饋控制端與所述第二前饋控制端均與所述第一輸入端耦接。
12.如權利要求4所述的鎖存器，其特征在于，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第七晶體管的源極耦接，柵極與所述第九晶體管的漏極耦接，漏極為所述第三輸出端；
所述第七晶體管為PMOS管，所述第七晶體管的漏極與地線耦接，柵極為所述第一前饋控制端；
所述第九晶體管為PMOS管，所述第九晶體管的柵極為所述第二前饋控制端，源極為所述第一時鐘信號輸入端，所述第一前饋控制端與所述第二前饋控制端均與所述第二輸入端耦接。
13.如權利要求4所述的鎖存器，其特征在于，所述第一晶體管為NMOS管，所述第一晶體管的源極與地線耦接，漏極與所述第七晶體管的源極耦接，柵極與所述第九晶體管的漏極耦接；
所述第七晶體管為NMOS管，所述第七晶體管的漏極為所述第三輸出端，柵極為所述第一前饋控制端，所述第一前饋控制端與高電平耦接；
所述第九晶體管為NMOS管，所述第九晶體管的源極為所述第一時鐘信號輸入端，柵極為所述第二前饋控制端，所述第二前饋控制端與所述第一輸入端耦接。
14.如權利要求3所述的鎖存器，其特征在于，所述第二前饋控制單元包括第三前饋控制端以及第四前饋控制端，包括：耦合連接的第二晶體管、第八晶體管以及第十晶體管。
15.如權利要求14所述的鎖存器，其特征在于，所述第二晶體管為NMOS管， 所述第二晶體管的源極與所述第十晶體管漏極耦接，漏極與所述第八晶體管的源極耦接，柵極為所述第二時鐘信號輸入端；
所述第八晶體管為NMOS管，所述第八晶體管的漏極為所述第四輸出端，柵極為所述第三前饋控制端；
所述第十晶體管為NMOS管，所述第十晶體管的源極與地線耦接，柵極為所述第四前饋控制端，所述第三前饋控制端與所述第四前饋控制端均與所述第二輸入端耦接。
16.如權利要求14所述的鎖存器，其特征在于，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第十晶體管的源極耦接，漏極與所述第八晶體管的漏極耦接，柵極為所述第二時鐘信號輸入端；
所述第八晶體管為PMOS管，所述第八晶體管的源極為所述第四輸出端，柵極為所述第三前饋控制端；
所述第十晶體管為PMOS管，所述第十晶體管的漏極與地線耦接，柵極為所述第四前饋控制端，所述第三前饋控制端與所述第四前饋控制端均與所述第一輸入端耦接。
17.如權利要求14所述的鎖存器，其特征在于，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第十晶體管的漏極耦接，漏極與所述第八晶體管的漏極耦接，柵極為所述第二時鐘信號輸入端；
所述第八晶體管為PMOS管，所述第八晶體管的源極為所述第四輸出端，柵極為所述第三前饋控制端，所述第三前饋控制端與所述第一輸入端耦接；
所述第十晶體管為NMOS管，所述第十晶體管的源極與地線耦接，柵極為所述第四前饋控制端，所述第四前饋控制端與所述第二輸入端耦接。
18.如權利要求14所述的鎖存器，其特征在于，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第十晶體管的源極耦接，漏極與所述第八晶體管的源極耦接，柵極為所述第二時鐘信號輸入端；
所述第八晶體管為NMOS管，所述第八晶體管的漏極為所述第四輸出端，柵極為所述第三前饋控制端，所述第三前饋控制端與所述第二輸入端耦接；
所述第十晶體管為PMOS管，所述第十晶體管的漏極與地線耦接，柵極為所述第四前饋控制端，所述第四前饋控制端與所述第一輸入端耦接。
19.如權利要求14所述的鎖存器，其特征在于，所述第二晶體管為NMOS管，所述第二晶體管的源極與地線耦接，漏極與所述第八晶體管的源極耦接，柵極與所述第十晶體管的源極耦接；
所述第八晶體管為NMOS管，所述第八晶體管的漏極為所述第四輸出端，柵極為所述第三前饋控制端；
所述第十晶體管為NMOS管，所述第十晶體管的漏極為所述第二時鐘信號輸入端，柵極為所述第四前饋控制端，所述第三前饋控制端與所述第四前饋控制端均與所述第二輸入端耦接。
20.如權利要求14所述的鎖存器，其特征在于，所述第二晶體管為NMOS管，所述第二晶體管的源極與地線耦接，漏極與所述第八晶體管的漏極耦接，柵極與所述第十晶體管的漏極耦接；
所述第八晶體管為PMOS管，所述第八晶體管的源極為所述第四輸出端，柵極為所述第三前饋控制端；
所述第十晶體管為PMOS管，所述第十晶體管的源極為所述第二時鐘信號輸入端，柵極為所述第四前饋控制端，所述第三前饋控制端與所述第四前饋控制端均與所述第一輸入端耦接。
21.如權利要求14所述的鎖存器，其特征在于，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第八晶體管的漏極耦接，柵極與所述第十晶體管的源極耦接，漏極為所述第四輸出端；
所述第八晶體管為NMOS管，所述第八晶體管的源極與地線耦接，柵極為所述第三前饋控制端；
所述第十晶體管為NMOS管，所述第十晶體管的柵極為所述第四前饋控制端，漏極為所述第二時鐘信號輸入端，所述第三前饋控制端與所述第四前饋控制端均與所述第二輸入端耦接。
22.如權利要求14所述的鎖存器，其特征在于，所述第二晶體管為NMOS管， 所述第二晶體管的源極與所述第八晶體管的源極耦接，柵極與所述第十晶體管的漏極耦接，漏極為所述第四輸出端；
所述第八晶體管為NMOS管，所述第八晶體管的漏極與地線耦接，柵極為所述第三前饋控制端；
所述第十晶體管為PMOS管，所述第十晶體管的柵極為所述第四前饋控制端，源極為所述第二時鐘信號輸入端，所述第三前饋控制端與所述第四前饋控制端均與所述第一輸入端耦接。
23.一種分頻器，其特征在于，包括至少兩個如權利要求1～22任一項所述的鎖存器，其中，所述鎖存器中的任一鎖存器的第一輸入端和第二輸入端分別與另一鎖存器的第一輸出端和第二輸出端耦接。