本發(fā)明涉及數(shù)字電路領(lǐng)域，尤其涉及一種鎖存器和分頻器。

背景技術(shù)：

隨著移動(dòng)通信技術(shù)的迅速發(fā)展，提高移動(dòng)通信終端射頻電路的速度、降低射頻電路的功耗成為現(xiàn)有移動(dòng)通信技術(shù)研究的熱點(diǎn)。

二分頻電路作為分頻器電路的基本模塊，是射頻電路的關(guān)鍵電路之一。高速二分頻器電路由兩級(jí)鎖存器電路構(gòu)成，其中任一鎖存器電路均為另一鎖存器電路的后級(jí)單元?，F(xiàn)有的高速二分頻器電路中，基于Razavi結(jié)構(gòu)的二分頻器電路以其速度快、功耗低的優(yōu)點(diǎn)，已經(jīng)得到廣泛應(yīng)用。

但是，現(xiàn)有的基于Razavi結(jié)構(gòu)的二分頻器電路中，不論是在靜態(tài)工作條件下，還是在動(dòng)態(tài)工作條件下，二分頻器電路中的鎖存器電路的電源與地線之間存在電流通路，導(dǎo)致現(xiàn)有的基于Razavi結(jié)構(gòu)的二分頻器電路的鎖存器存在功耗較大的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明實(shí)施例解決的問題是如何降低Razavi結(jié)構(gòu)的二分頻器電路的鎖存器功耗。

為解決上述問題，本發(fā)明實(shí)施例提供一種鎖存器，包括：耦接于電源和地線之間的第一邏輯單元以及第二邏輯單元，以及第一前饋控制單元，其中：

所述第一邏輯單元與所述第二邏輯單元結(jié)構(gòu)對(duì)稱，所述第一邏輯單元包括第一輸入端、第一輸出端，所述第二邏輯單元包括第二輸入端、第二輸出端；

所述第一前饋控制單元，與地線耦接，并與所述第一邏輯單元及所述第二邏輯單元中的至少一個(gè)耦接，適于控制所述電源與地線之間的電流通路斷開，包括：

第一時(shí)鐘信號(hào)輸入端，適于輸入第一時(shí)鐘信號(hào)；

第三輸出端，與所述第一輸出端耦接；

至少兩個(gè)前饋控制端，其中至少一個(gè)前饋控制端與所述第一輸入端或所述第二輸入端耦接。

可選的，所述鎖存器還包括：第二前饋控制單元，與地線耦接，并與所述第一邏輯單元及所述第二邏輯單元中的至少一個(gè)耦接，適于控制所述電源與地線之間的電流通路斷開，且與所述第一前饋控制單元所控制的電流通路不同，所述第二前饋控制單元包括：

第二時(shí)鐘信號(hào)輸入端，適于輸入第二時(shí)鐘信號(hào)；

第四輸出端，與所述第二輸出端耦接；

至少兩個(gè)前饋控制端，其中至少一個(gè)前饋控制端與所述第二輸入端或所述第一輸入端耦接。

可選的，所述第一邏輯單元包括第三晶體管以及第五晶體管，所述第二邏輯單元包括第四晶體管以及第六晶體管，其中：

所述第三晶體管為PMOS管，所述第三晶體管的源極與所述電源耦接，漏極與所述第一輸出端耦接，柵極與所述第二輸出端耦接；

所述第五晶體管為PMOS管，所述第五晶體管的源極與所述電源耦接，漏極與所述第一輸出端耦接，柵極與所述第一輸入端耦接；

所述第四晶體管為PMOS管，所述第四晶體管的源極與所述電源耦接，漏極與所述第二輸出端耦接，柵極與所述第一輸出端耦接；

所述第六晶體管為PMOS管，所述第六晶體管的源極與所述電源耦接，漏極與所述第二輸出端耦接，柵極與所述第二輸入端耦接。

可選的，所述第一前饋控制單元包括第一前饋控制端以及第二前饋控制端，包括：耦合連接的第一晶體管、第七晶體管以及第九晶體管。

可選的，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第九晶體管漏極耦接，漏極與所述第七晶體管的源極耦接，柵極為所述第一時(shí) 鐘信號(hào)輸入端；

所述第七晶體管為NMOS管，所述第七晶體管的漏極為所述第三輸出端，柵極為所述第一前饋控制端；

所述第九晶體管為NMOS管，所述第九晶體管的源極與地線耦接，柵極為所述第二前饋控制端，所述第一前饋控制端與所述第二前饋控制端均與所述第一輸入端耦接。

可選的，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第九晶體管的源極耦接，漏極與所述第七晶體管的漏極耦接，柵極為所述第一時(shí)鐘信號(hào)輸入端；

所述第七晶體管為PMOS管，所述第七晶體管的源極為所述第三輸出端，柵極為所述第一前饋控制端；

所述第九晶體管為PMOS管，所述第九晶體管的漏極與地線耦接，柵極為所述第二前饋控制端，所述第一前饋控制端與所述第二前饋控制端均與所述第二輸入端耦接。

可選的，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第九晶體管的漏極耦接，漏極與所述第七晶體管的漏極耦接，柵極為所述第一時(shí)鐘信號(hào)輸入端；

所述第七晶體管為PMOS管，所述第七晶體管的源極為所述第三輸出端，柵極為所述第一前饋控制端，所述第一前饋控制端與所述第二輸入端耦接；

所述第九晶體管為NMOS管，所述第九晶體管的源極與地線耦接，柵極為所述第二前饋控制端，所述第二前饋控制端與所述第一輸入端耦接。

可選的，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第九晶體管的源極耦接，漏極與所述第七晶體管的源極耦接，柵極為所述第一時(shí)鐘信號(hào)輸入端；

所述第七晶體管為NMOS管，所述第七晶體管的漏極為所述第三輸出端，柵極為所述第一前饋控制端，所述第一前饋控制端與所述第一輸入端耦接；

所述第九晶體管為PMOS管，所述第九晶體管的漏極與地線耦接，柵極 為所述第二前饋控制端，所述第二前饋控制端與所述第二輸入端耦接。

可選的，所述第一晶體管為NMOS管，所述第一晶體管的源極與地線耦接，漏極與所述第七晶體管的源極耦接，柵極與所述第九晶體管的源極耦接；

所述第七晶體管為NMOS管，所述第七晶體管的漏極為所述第三輸出端，柵極為所述第一前饋控制端；

所述第九晶體管為NMOS管，所述第九晶體管的漏極為所述第一時(shí)鐘信號(hào)輸入端，柵極為所述第二前饋控制端，所述第一前饋控制端與所述第二前饋控制端均與所述第一輸入端耦接。

可選的，所述第一晶體管為NMOS管，所述第一晶體管的源極與地線耦接，漏極與所述第七晶體管的漏極耦接，柵極與所述第九晶體管的漏極耦接；

所述第七晶體管為PMOS管，所述第七晶體管的源極為所述第三輸出端，柵極為所述第一前饋控制端；

所述第九晶體管為PMOS管，所述第九晶體管的源極為所述第一時(shí)鐘信號(hào)輸入端，柵極為所述第二前饋控制端，所述第一前饋控制端與所述第二前饋控制端均與所述第二輸入端耦接。

可選的，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第七晶體管的漏極耦接，柵極與所述第九晶體管的源極耦接，漏極為所述第三輸出端；

所述第七晶體管為NMOS管，所述第七晶體管的源極與地線耦接，柵極為所述第一前饋控制端；

所述第九晶體管為NMOS管，所述第九晶體管的柵極為所述第二前饋控制端，漏極為所述第一時(shí)鐘信號(hào)輸入端，所述第一前饋控制端與所述第二前饋控制端均與所述第一輸入端耦接。

可選的，所述第一晶體管為NMOS管，所述第一晶體管的源極與所述第七晶體管的源極耦接，柵極與所述第九晶體管的漏極耦接，漏極為所述第三輸出端；

所述第七晶體管為PMOS管，所述第七晶體管的漏極與地線耦接，柵極 為所述第一前饋控制端；

所述第九晶體管為PMOS管，所述第九晶體管的柵極為所述第二前饋控制端，源極為所述第一時(shí)鐘信號(hào)輸入端，所述第一前饋控制端與所述第二前饋控制端均與所述第二輸入端耦接。

可選的，所述第一晶體管為NMOS管，所述第一晶體管的源極與地線耦接，漏極與所述第七晶體管的源極耦接，柵極與所述第九晶體管的漏極耦接；

所述第七晶體管為NMOS管，所述第七晶體管的漏極為所述第三輸出端，柵極為所述第一前饋控制端，所述第一前饋控制端與高電平耦接；

所述第九晶體管為NMOS管，所述第九晶體管的源極為所述第一時(shí)鐘信號(hào)輸入端，柵極為所述第二前饋控制端，所述第二前饋控制端與所述第一輸入端耦接。

可選的，所述第二前饋控制單元包括第三前饋控制端以及第四前饋控制端，包括：耦合連接的第二晶體管、第八晶體管以及第十晶體管。

可選的，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第十晶體管漏極耦接，漏極與所述第八晶體管的源極耦接，柵極為所述第二時(shí)鐘信號(hào)輸入端；

所述第八晶體管為NMOS管，所述第八晶體管的漏極為所述第四輸出端，柵極為所述第三前饋控制端；

所述第十晶體管為NMOS管，所述第十晶體管的源極與地線耦接，柵極為所述第四前饋控制端，所述第三前饋控制端與所述第四前饋控制端均與所述第二輸入端耦接。

可選的，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第十晶體管的源極耦接，漏極與所述第八晶體管的漏極耦接，柵極為所述第二時(shí)鐘信號(hào)輸入端；

所述第八晶體管為PMOS管，所述第八晶體管的源極為所述第四輸出端，柵極為所述第三前饋控制端；

所述第十晶體管為PMOS管，所述第十晶體管的漏極與地線耦接，柵極 為所述第四前饋控制端，所述第三前饋控制端與所述第四前饋控制端均與所述第一輸入端耦接。

可選的，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第十晶體管的漏極耦接，漏極與所述第八晶體管的漏極耦接，柵極為所述第二時(shí)鐘信號(hào)輸入端；

所述第八晶體管為PMOS管，所述第八晶體管的源極為所述第四輸出端，柵極為所述第三前饋控制端，所述第三前饋控制端與所述第一輸入端耦接；

所述第十晶體管為NMOS管，所述第十晶體管的源極與地線耦接，柵極為所述第四前饋控制端，所述第四前饋控制端與所述第二輸入端耦接。

可選的，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第十晶體管的源極耦接，漏極與所述第八晶體管的源極耦接，柵極為所述第二時(shí)鐘信號(hào)輸入端；

所述第八晶體管為NMOS管，所述第八晶體管的漏極為所述第四輸出端，柵極為所述第三前饋控制端，所述第三前饋控制端與所述第二輸入端耦接；

所述第十晶體管為PMOS管，所述第十晶體管的漏極與地線耦接，柵極為所述第四前饋控制端，所述第四前饋控制端與所述第一輸入端耦接。

可選的，所述第二晶體管為NMOS管，所述第二晶體管的源極與地線耦接，漏極與所述第八晶體管的源極耦接，柵極與所述第十晶體管的源極耦接；

所述第八晶體管為NMOS管，所述第八晶體管的漏極為所述第四輸出端，柵極為所述第三前饋控制端；

所述第十晶體管為NMOS管，所述第十晶體管的漏極為所述第二時(shí)鐘信號(hào)輸入端，柵極為所述第四前饋控制端，所述第三前饋控制端與所述第四前饋控制端均與所述第二輸入端耦接。

可選的，所述第二晶體管為NMOS管，所述第二晶體管的源極與地線耦接，漏極與所述第八晶體管的漏極耦接，柵極與所述第十晶體管的漏極耦接；

所述第八晶體管為PMOS管，所述第八晶體管的源極為所述第四輸出端，柵極為所述第三前饋控制端；

所述第十晶體管為PMOS管，所述第十晶體管的源極為所述第二時(shí)鐘信號(hào)輸入端，柵極為所述第四前饋控制端，所述第三前饋控制端與所述第四前饋控制端均與所述第一輸入端耦接。

可選的，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第八晶體管的漏極耦接，柵極與所述第十晶體管的源極耦接，漏極為所述第四輸出端；

所述第八晶體管為NMOS管，所述第八晶體管的源極與地線耦接，柵極為所述第三前饋控制端；

所述第十晶體管為NMOS管，所述第十晶體管的柵極為所述第四前饋控制端，漏極為所述第二時(shí)鐘信號(hào)輸入端，所述第三前饋控制端與所述第四前饋控制端均與所述第二輸入端耦接。

可選的，所述第二晶體管為NMOS管，所述第二晶體管的源極與所述第八晶體管的源極耦接，柵極與所述第十晶體管的漏極耦接，漏極為所述第四輸出端；

所述第八晶體管為NMOS管，所述第八晶體管的漏極與地線耦接，柵極為所述第三前饋控制端；

所述第十晶體管為PMOS管，所述第十晶體管的柵極為所述第四前饋控制端，源極為所述第二時(shí)鐘信號(hào)輸入端，所述第三前饋控制端與所述第四前饋控制端均與所述第一輸入端耦接。

本發(fā)明實(shí)施例還提供了一種分頻器，其特征在于，包括至少兩個(gè)上述的任一種鎖存器，其中，所述鎖存器中的任一鎖存器的第一輸入端和第二輸入端分別與另一鎖存器的第一輸出端和第二輸出端耦接。

與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例的技術(shù)方案具有以下優(yōu)點(diǎn)：

通過第一前饋控制單元，控制電源、第一邏輯單元與地線之間的電流通路斷開，切斷第一邏輯單元、電源與地線之間的電流通路，從而可以降低鎖存器的靜態(tài)功耗。

通過第一前饋控制單元控制電源、第一邏輯單元與地線之間的電流通路 斷開，通過第二前饋控制單元控制電源、第二邏輯單元與地線之間的電流通路斷開，電源對(duì)第二輸出端充電，第一輸出端對(duì)地線放電，在進(jìn)一步降低鎖存器靜態(tài)功耗的同時(shí)，消除鎖存器中的動(dòng)態(tài)交流電流，從而降低交流動(dòng)態(tài)功耗。

附圖說明

圖1是現(xiàn)有的一種Razavi結(jié)構(gòu)二分頻器電路結(jié)構(gòu)示意圖；

圖2是圖1中二分頻器電路的鎖存器的電路結(jié)構(gòu)示意圖；

圖3是本發(fā)明實(shí)施例中的一種鎖存器的結(jié)構(gòu)示意圖；

圖4是本發(fā)明實(shí)施例中的一種鎖存器的電路結(jié)構(gòu)示意圖；

圖5是本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖；

圖6是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖7是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖8是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖9是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖10是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖11是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖12是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖13是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖14是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖15是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖16是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖17是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖18是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖19是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖20是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖21是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖22是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖23是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；

圖24是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖。

具體實(shí)施方式

參照?qǐng)D1，給出了現(xiàn)有技術(shù)中的一種高速二分頻器，包括鎖存器101和102。

鎖存器101與鎖存器102均為D觸發(fā)器，D端以及Dn端均為輸入端，Q端及Qn端均為輸出端。鎖存器101的時(shí)鐘信號(hào)輸入端CLK輸入時(shí)鐘信號(hào)CK，鎖存器102的時(shí)鐘信號(hào)輸入端CLK輸入時(shí)鐘信號(hào)CKb，且時(shí)鐘信號(hào)CK與時(shí)鐘信號(hào)CKb反相。

鎖存器101的D端與鎖存器102的Qn端耦接，Q端與鎖存器102的D端耦接，Dn端與鎖存器102的Q端耦接，Qn端與鎖存器102的Dn端耦接。即：鎖存器101的輸入端與鎖存器102的輸出端分別耦接，鎖存器101的輸出端與鎖存器102的輸入端分別耦接，鎖存器101與鎖存器102互為前后級(jí)。

圖2示出了實(shí)現(xiàn)占空比為75％的分頻信號(hào)的高速二分頻器中的鎖存器的電路結(jié)構(gòu)示意圖。所述鎖存器包括：第一邏輯單元201、第二邏輯單元202、第一控制單元203以及第二控制單元204，其中：

第一邏輯單元201與第二邏輯單元202耦接于電源VREF_1和地線VREF_2之間，且二者電路結(jié)構(gòu)對(duì)稱；

第一控制單元203耦接于第一邏輯單元201與電源VREF_1之間，包括時(shí)鐘信號(hào)輸入端CLK1。第二控制單元204耦接于第二邏輯單元202與電源VREF_1之間，包括時(shí)鐘信號(hào)輸入端CLK2。第一控制單元203的時(shí)鐘信號(hào)輸入端CLK1與第二控制單元204的時(shí)鐘信號(hào)輸入端CLK2均可以輸入高電平信號(hào)VREF_3以及低電平信號(hào)VREF_4。

第一邏輯單元201包括第一信號(hào)輸入端D以及第一信號(hào)輸出端Qn，第二 邏輯單元包括第二信號(hào)輸入端Dn以及第二信號(hào)輸出端Q。

第一控制單元203包括第一晶體管M1，第二控制單元204包括第二晶體管M2，第一邏輯單元201包括第三晶體管M3和第五晶體管M5，第二邏輯單元202包括第四晶體管M4和第六晶體管M6。其中，第一晶體管M1和第二晶體管M2為NMOS管，第三晶體管M3、第四晶體管M4、第五晶體管M5和第六晶體管M6均為PMOS管。

第一晶體管M1的柵極為第一時(shí)鐘信號(hào)輸入端CLK1，源極與地線VREF_2耦接，漏極與第五晶體管M5的漏極以及第三晶體管M3的漏極耦接。第二晶體管M2的柵極為第二時(shí)鐘信號(hào)輸入端CLK2，源極與地線VREF_2耦接，漏極與第四晶體管M4的漏極以及第六晶體管M6的漏極耦接。

第一晶體管M1和第二晶體管M2的源極分別與電源VREF_1耦接，第一晶體管M1的漏極分別與第三晶體管M3和所述第五晶體管M5的漏極，以及第一輸出端Qn和第四晶體管M4的柵極耦接。第二晶體管M2的漏極分別與第四晶體管M4和第六晶體管M6的漏極，以及第二輸出端Q和第三晶體管M3的柵極耦接。第三晶體管M3、第四晶體管M4、第五晶體管M5和第六晶體管M6的源極與地線VREF_2耦接。

當(dāng)?shù)谝粫r(shí)鐘信號(hào)輸入端CLK1和第二時(shí)鐘信號(hào)輸入端CLK2均為低電平VREF_4時(shí)，第一晶體管M1和第二晶體管M2截止，鎖存器電路為采樣狀態(tài)。當(dāng)?shù)谝粫r(shí)鐘信號(hào)輸入端CLK1和第二時(shí)鐘信號(hào)輸入端CLK2均為高電平VREF_3時(shí)，第一晶體管和第二晶體管導(dǎo)通，鎖存器電路為鎖存狀態(tài)。

當(dāng)?shù)谝粫r(shí)鐘信號(hào)輸入端CLK1和第二時(shí)鐘信號(hào)輸入端CLK2均為高電平VREF_3時(shí)，第一晶體管M1和第二晶體管M2導(dǎo)通，地線VREF_2與第一輸出端Qn以及第二輸出端Q之間存在通路。第五晶體管M5和第六晶體管M6分別感應(yīng)到第一輸入端D和第二輸入端Dn的電平差值，在第三晶體管M3和第四晶體管M4的作用下分別在第二輸出端Q和第一輸出端Qn放大輸出，確保第二輸出端Q/第一輸出端Qn端口的電平分別接近VREF_1/VREF_2電平。

當(dāng)?shù)谝粫r(shí)鐘信號(hào)輸入端CLK1和第二時(shí)鐘信號(hào)輸入端CLK2均為低電平 VREF_4時(shí)，第一晶體管M1和第二晶體管M2截止，地線VREF_2到第一輸出端Qn/第二輸出端Q的通路斷開。鎖存器電路的第一輸出端Qn通過第五晶體管M5充電，確保第一輸出端Qn的電平接近電源VREF_1。鎖存器電路的第二輸出端Q通過第六晶體管M6充電，確保第二輸出端Q的電平接近電源VREF_1。

當(dāng)向第一輸入端D輸入高電平，并向第二輸入端Dn輸入低電平時(shí)，第五晶體管M5截止，而第六晶體管M6導(dǎo)通，同時(shí)使得第三晶體管M3截止，第四晶體管M4導(dǎo)通。此時(shí)，存在電源VREF_1、第四晶體管M4/第六晶體管M6、第二晶體管M2至地線VREF_2的直流通路，因此，鎖存器存在直流功耗。

而動(dòng)態(tài)條件下，鎖存器為鎖存狀態(tài)。當(dāng)CLK1與CLK2均為高電平VREF_3時(shí)，第一晶體管M1與第二晶體管M2均導(dǎo)通，對(duì)應(yīng)鎖存器電路也存在電源VREF_1到地線VREF_2的電流通路，增加了鎖存器的動(dòng)態(tài)功耗。

從上述內(nèi)容中可知，現(xiàn)有技術(shù)中應(yīng)用于高速二分頻器中的鎖存器在靜態(tài)工作條件下和動(dòng)態(tài)工作條件下分別存在靜態(tài)功耗和動(dòng)態(tài)功耗，嚴(yán)重制約了高速二分頻器的應(yīng)用。

在本發(fā)明實(shí)施例中，通過第一前饋控制單元，控制電源、第一邏輯單元與地線之間的電流通路斷開，或控制電源、第二邏輯單元與地線之間的電流通路斷開，切斷電源與地線之間的電流通路，從而可以降低鎖存器的功耗。

為使本發(fā)明實(shí)施例的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

本發(fā)明實(shí)施例中的一種鎖存器的結(jié)構(gòu)示意圖。鎖存器30包括：第一邏輯單元301、第二邏輯單元302以及第一前饋控制單元303，且第一邏輯單元301與第二邏輯單元302結(jié)構(gòu)對(duì)稱，第一前饋控制單元303可以控制電源與地線之間的電流通路斷開。

第一邏輯單元301可以包括第一輸入端、第一輸出端，第二邏輯單元302可以包括第二輸入端、第二輸出端。第一前饋控制單元303可以與地線VREF_2耦接，并與第一邏輯單元301以及第二邏輯單元302中的至少一個(gè)耦 接，控制電源VREF_1與地線VREF_2之間的電流通路斷開。

第一前饋控制單元303可以包括第一時(shí)鐘信號(hào)輸入端、第三輸出端以及至少兩個(gè)前饋控制端，其中：

第一時(shí)鐘信號(hào)輸入端適于輸入第一時(shí)鐘信號(hào)；第三輸出端與第一輸出端耦接，前饋控制端中的至少一個(gè)前饋控制端與第一輸入端耦接，或與第二輸入端耦接。

由此可見，通過第一前饋控制單元，控制電源、第一邏輯單元與地線之間的電流通路斷開，或控制電源、第二邏輯單元與地線之間的電流通路斷開，切斷電源與地線之間的電流通路，從而可以降低鎖存器的功耗。

在具體實(shí)施中，鎖存器30還可以存在第二前饋控制單元，與地線VREF_2耦接，并與第一邏輯單元301、第二邏輯單元302中的至少一個(gè)耦接，適于控制電源VREF_1與地線VREF_2之間的電流通路斷開，且與第一前饋控制單元303所控制的電流通路不同。

在本發(fā)明實(shí)施例中，第二前饋控制單元可以包括：第二時(shí)鐘信號(hào)輸入端、第四輸出端以及至少兩個(gè)前饋控制端，其中：

第二時(shí)鐘信號(hào)輸入端，適于輸入第二時(shí)鐘信號(hào)；

第四輸出端，與所述第二輸出端耦接；

前饋控制端中的至少一個(gè)前饋控制端與第二輸入端耦接，或與第一輸入端耦接。

在鎖存器30同時(shí)包括第一前饋控制單元以及第二前饋控制單元時(shí)，鎖存器30的內(nèi)部連接關(guān)系可以包括以下兩種情形：

1)第一前饋控制單元的第一時(shí)鐘信號(hào)輸入端輸入第一時(shí)鐘信號(hào)，第三輸出端與第一輸出端耦接，前饋控制端中的至少一個(gè)前饋控制端與第一輸入端耦接，其余前饋控制端與地線耦接；第二前饋控制單元的第二時(shí)鐘信號(hào)輸入端輸入第二時(shí)鐘信號(hào)，第四輸出端與第二輸出端耦接，前饋控制端中的至少一個(gè)前饋控制端與第二輸入端耦接，其余前饋控制端與地線耦接；

2)第一前饋控制單元的第一時(shí)鐘信號(hào)輸入端輸入第一時(shí)鐘信號(hào)，第三輸 出端與第一輸出端耦接，前饋控制端中的至少一個(gè)前饋控制端與第二輸入端耦接，其余前饋控制端與地線耦接；第二前饋控制單元的第二時(shí)鐘信號(hào)輸入端輸入第二時(shí)鐘信號(hào)，第四輸出端與第二輸出端耦接，前饋控制端中的至少一個(gè)前饋控制端與第一輸入端耦接，其余前饋控制端與地線耦接。

參照?qǐng)D4～圖11，給出了本發(fā)明實(shí)施例中的幾種鎖存器的電路結(jié)構(gòu)示意圖。鎖存器包括第一前饋控制單元，第一前饋控制單元可以包括第一前饋控制端以及第二前饋控制端。第一前饋控制單元可以包括耦合連接的第一晶體管、第七晶體管以及第九晶體管。

下面結(jié)合圖2，分別對(duì)圖4～圖11進(jìn)行詳細(xì)說明。

圖4中，第一前饋控制單元41包括：第一晶體管M1、第七晶體管M7以及第九晶體管M9，其中：

第一晶體管M1為NMOS管，第一晶體管M1的源極與第九晶體管M9漏極耦接，漏極與第七晶體管M7的源極耦接，柵極為第一時(shí)鐘信號(hào)輸入端CLK1；

第七晶體管M7為NMOS管，第七晶體管M7的漏極為第三輸出端，柵極為第一前饋控制端，第一前饋控制端與第一輸入端D耦接；

第九晶體管M9為NMOS管，第九晶體管M9的源極與地線VREF_2耦接，柵極為第二前饋控制端，第二前饋控制端與第一輸入端D耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第七晶體管M7以及第九晶體管M9截止。相應(yīng)地，第一晶體管M1、第七晶體管M7以及第九晶體管M9組成的電路通路短路，從而將電源VREF_1、第三晶體管M3/第三晶體管M5、第七晶體管M7、第一晶體管M1、第九晶體管M9至地線VREF_2的電流通路關(guān)閉，即第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D5，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第一前饋控制單元51包括：第一晶體管M1、第七晶體管M7以及第九晶體管M9，其中：

第一晶體管M1為NMOS管，第一晶體管M1的源極與第九晶體管M9的源極耦接，漏極與第七晶體管M7的漏極耦接，柵極為第一時(shí)鐘信號(hào)輸入端CLK1；

第七晶體管M7為PMOS管，第七晶體管M7的源極為第三輸出端，與第三晶體管M3的漏極以及第三晶體管M5的漏極耦接；柵極為第一前饋控制端，第一前饋控制端與第二輸入端Dn耦接；

第九晶體管M9為PMOS管，第九晶體管M9的漏極與地線VREF_2耦接，柵極為第二前饋控制端，第二前饋控制端與第二輸入端Dn耦接。

在第一輸入端D輸入低電平信號(hào)，第二輸入端Dn輸入高電平信號(hào)時(shí)，第七晶體管M7截止。相應(yīng)地，第一晶體管M1、第七晶體管M7以及第九晶體管M9的通路斷開，從而將第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D6，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第一前饋控制單元61包括：第一晶體管M1、第七晶體管M7以及第九晶體管M9，其中：

第一晶體管M1為NMOS管，第一晶體管M1的源極與第九晶體管M9的漏極耦接，漏極與第七晶體管M7的漏極耦接，柵極為第一時(shí)鐘信號(hào)輸入端CLK1；

第七晶體管M7為PMOS管，第七晶體管M7的源極為第三輸出端，與第三晶體管M3的漏極以及第三晶體管M5的漏極耦接；柵極為第一前饋控制端，第一前饋控制端與第二輸入端Dn耦接；

第九晶體管M9為NMOS管，第九晶體管M9的源極與地線VREF_2耦接，柵極為第二前饋控制端，第二前饋控制端與第一輸入端D耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第九晶體管M9截止。相應(yīng)地，第一晶體管M1、第七晶體管M7以及第九晶體管M9的電流通路斷路，從而將第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。在第一輸入端D輸入低電平信號(hào)、第二輸入端Dn輸入高電平信號(hào)時(shí)，第七晶體管M7截止。同 理，第一晶體管M1、第七晶體管M7以及第九晶體管M9的電流通路斷路，從而將第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D7，給出了本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖，第一前饋控制單元71包括：第一晶體管M1、第七晶體管M7以及第九晶體管M9，其中：

第一晶體管M1為NMOS管，第一晶體管M1的源極與第九晶體管M9的源極耦接，漏極與第七晶體管M7的源極耦接，柵極為第一時(shí)鐘信號(hào)輸入端CLK1；

第七晶體管M7為NMOS管，第七晶體管M7的漏極為第三輸出端，柵極為第一前饋控制端，第一前饋控制端與第一輸入端D耦接；

第九晶體管M9為PMOS管，第九晶體管M9的漏極與地線VREF_2耦接，柵極為第二前饋控制端，第二前饋控制端與第二輸入端Dn耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第七晶體管M7截止。在第一輸入端D輸入低電平信號(hào)，第二輸入端Dn輸入高電平信號(hào)時(shí)，第九晶體管M9截止。也就是說，在第一輸入端D的輸入信號(hào)與第二輸入端Dn的輸入信號(hào)為差分信號(hào)時(shí)，第一晶體管M1、第七晶體管M7以及第九晶體管M9的電流通路斷路，從而將第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D8，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第一前饋控制單元81包括：第一晶體管M1、第七晶體管M7以及第九晶體管M9，其中：

第一晶體管M1為NMOS管，第一晶體管M1的源極與地線VREF_2耦接，漏極與第七晶體管M7的源極耦接，柵極與第九晶體管M9的源極耦接；

第七晶體管M7為NMOS管，第七晶體管M7的漏極為第三輸出端，柵極為第一前饋控制端，第一前饋控制端與第一輸入端D耦接；

第九晶體管M9為NMOS管，第九晶體管M9的漏極為第一時(shí)鐘信號(hào)輸入端CLK1，柵極為第二前饋控制端，第二前饋控制端與第一輸入端D耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第七晶體管M7截止。相應(yīng)地，第一晶體管M1、第七晶體管M7以及第九晶體管M9的電流通路斷路，從而將第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D9，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第一前饋控制單元91包括：第一晶體管M1、第七晶體管M7以及第九晶體管M9，其中：

第一晶體管M1為NMOS管，第一晶體管M1的源極與地線VREF_2耦接，漏極與第七晶體管M7的漏極耦接，柵極與第九晶體管M9的漏極耦接；

第七晶體管M7為PMOS管，第七晶體管M7的源極為所述第三輸出端，柵極為第一前饋控制端，且第一前饋控制端與第二輸入端Dn耦接；

第九晶體管M9為PMOS管，第九晶體管M9的源極為第一時(shí)鐘信號(hào)輸入端CLK1，柵極為第二前饋控制端，第二前饋控制端與第二輸入端Dn耦接。

在第一輸入端D輸入低電平信號(hào)，第二輸入端Dn輸入高電平信號(hào)時(shí)，第七晶體管M7截止。相應(yīng)地，第一晶體管M1、第七晶體管M7以及第九晶體管M9的電流通路斷路，從而將第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D10，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第一前饋控制單元101包括：第一晶體管M1、第七晶體管M7以及第九晶體管M9，其中：

第一晶體管M1為NMOS管，第一晶體管M1的源極與第七晶體管M7的漏極耦接，柵極與第九晶體管M9的源極耦接，漏極為第三輸出端；

第七晶體管M7為NMOS管，第七晶體管M7的源極與地線VREF_2耦接，柵極為第一前饋控制端，第一前饋控制端與第一輸入端D耦接；

第九晶體管M9為NMOS管，第九晶體管M9的柵極為第二前饋控制端， 漏極為第一時(shí)鐘信號(hào)輸入端CLK1，第二前饋控制端與第一輸入端D耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第七晶體管M7截止，相應(yīng)地，第一晶體管M1、第七晶體管M7以及第九晶體管M9的電流通路斷路，從而將第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D11，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第一前饋控制單元111包括：第一晶體管M1、第七晶體管M7以及第九晶體管M9，其中：

第一晶體管M1為NMOS管，第一晶體管M1的源極與第七晶體管M7的源極耦接，柵極與第九晶體管M9的漏極耦接，漏極為第三輸出端；

第七晶體管M7為PMOS管，第七晶體管M7的漏極與地線VREF_2耦接，柵極為第一前饋控制端，第一前饋控制端與第二輸入端Dn耦接；

第九晶體管M9為PMOS管，第九晶體管M9的柵極為第二前饋控制端，源極為第一時(shí)鐘信號(hào)輸入端CLK1，第二前饋控制端與第二輸入端Dn耦接。

在第一輸入端D輸入低電平信號(hào)，第二輸入端Dn輸入高電平信號(hào)時(shí)，第七晶體管M7截止，相應(yīng)地，第一晶體管M1、第七晶體管M7以及第九晶體管M9的電流通路斷路，從而將第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

在本發(fā)明上述實(shí)施例中，第一前饋控制端與第一輸入端D或第二輸入端Dn耦接，第二前饋控制端與第一輸入端D或第二輸入端Dn耦接。在本發(fā)明其他實(shí)施例中，第一前饋控制端還可以只與高電平耦接，而第二前饋控制端與第一輸入端D或與第二輸入端Dn耦接。

參照?qǐng)D12，給出了本發(fā)明實(shí)施例中的一種鎖存器的電路結(jié)構(gòu)示意圖，第一前饋控制單元121包括：第一晶體管M1、第七晶體管M7以及第九晶體管M9，其中：

第一晶體管M1為NMOS管，第一晶體管M1的源極與地線VREF_2耦接，漏極與第七晶體管M7的源極耦接，柵極與第九晶體管M9的漏極耦接；

第七晶體管M7為NMOS管，第七晶體管M7的漏極為第三輸出端，柵極為第一前饋控制端，第一前饋控制端與高電平“1”耦接；

第九晶體管M9為NMOS管，第九晶體管M9的源極為第一時(shí)鐘信號(hào)輸入端CLK1，柵極為第二前饋控制端，第二前饋控制端與第一輸入端D耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第七晶體管M7的柵極為高電平“1”，因此第七晶體管M7截止，第九晶體管M9截止，因此，第一晶體管M1、第七晶體管M7以及第九晶體管M9的電流通路斷路，從而將第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

可以理解的是，第一前饋控制單元的電路結(jié)構(gòu)并不僅限于本發(fā)明上述實(shí)施例中提供的幾種電路結(jié)構(gòu)，還可以存在其他結(jié)構(gòu)的電路，只要滿足可以將電源VREF_1與地線VREF_2之間的通路斷開即可。第一前饋控制單元所包含的前饋控制端的個(gè)數(shù)也并不僅限于兩個(gè)，可以根據(jù)實(shí)際的需要選取合適的前饋控制端數(shù)目。

參照?qǐng)D13～圖20，給出了本發(fā)明實(shí)施例中的另幾種鎖存器的電路結(jié)構(gòu)示意圖。鎖存器包括第二前饋控制單元，第二前饋控制單元包括第三前饋控制端以及第四前饋控制端。第三前饋控制端與第四前饋控制端均可與第二輸入端Dn耦接，也均可與第一輸入端D耦接。

下面結(jié)合圖2，分別對(duì)圖13～圖20進(jìn)行說明。

圖13給出了本發(fā)明實(shí)施例中的一種鎖存器的電路結(jié)構(gòu)示意圖，第二前饋控制單元132包括：第二晶體管M2、第八晶體管M8以及第十晶體管M10，其中：

第二晶體管M2為NMOS管，第二晶體管M2的源極與第十晶體管M10漏極耦接，漏極與第八晶體管M8的源極耦接，柵極為第二時(shí)鐘信號(hào)輸入端CLK2；

第八晶體管M8為NMOS管，第八晶體管M8的漏極為第四輸出端，與第四晶體管M4的漏極以及第四晶體管M6的漏極耦接；柵極為第三前饋控制端，第三前饋控制端與第二輸入端Dn耦接；

第十晶體管M10為NMOS管，第十晶體管M10的源極與地線VREF_2耦接，柵極為第四前饋控制端，第四前饋控制端與第二輸入端Dn耦接。

在第一輸入端D輸入低電平信號(hào)，第二輸入端Dn輸入高電平信號(hào)時(shí)，第八晶體管M8以及第十晶體管M10截止。相應(yīng)地，第二晶體管M2、第八晶體管M8以及第十晶體管M10組成的電路通路短路，從而將電源VREF_1、第四晶體管M4/第四晶體管M6、第八晶體管M8、第二晶體管M2、第十晶體管M10至地線VREF_2的電流通路關(guān)閉，即第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D14，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第二前饋控制單元142包括：第二晶體管M2、第八晶體管M8以及第十晶體管M10，其中：

第二晶體管M2為NMOS管，第二晶體管M2的源極與第十晶體管M10的源極耦接，漏極與第八晶體管M8的漏極耦接，柵極為第二時(shí)鐘信號(hào)輸入端CLK2；

第八晶體管M8為PMOS管，第八晶體管M8的源極為第四輸出端，與第四晶體管M4的漏極以及第四晶體管M6的漏極耦接；柵極為第三前饋控制端，第三前饋控制端與第一輸入端D耦接；

第十晶體管M10為PMOS管，第十晶體管M10的漏極與地線VREF_2耦接，柵極為第四前饋控制端，第四前饋控制端與第一輸入端D耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第八晶體管M8截止。相應(yīng)地，第二晶體管M2、第八晶體管M8以及第十晶體管M10的通路斷開，從而將第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D15，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第二前饋控制單元152包括：第二晶體管M2、第八晶體管M8以及第十晶體管M10，其中：

第二晶體管M2為NMOS管，第二晶體管M2的源極與第十晶體管M10的漏極耦接，漏極與第八晶體管M8的漏極耦接，柵極為第二時(shí)鐘信號(hào)輸入端 CLK2；

第八晶體管M8為PMOS管，第八晶體管M8的源極為第四輸出端，與第四晶體管M4的漏極以及第四晶體管M6的漏極耦接；柵極為第三前饋控制端，第三前饋控制端與第一輸入端D耦接；

第十晶體管M10為NMOS管，第十晶體管M10的源極與地線VREF_2耦接，柵極為第四前饋控制端，第四前饋控制端與第二輸入端Dn耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第八晶體管M8截止。相應(yīng)地，第二晶體管M2、第八晶體管M8以及第十晶體管M10的電流通路斷路，從而將第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。在第一輸入端D輸入低電平信號(hào)，第二輸入端Dn輸入高電平信號(hào)時(shí)，第十晶體管M10截止。同理，第二晶體管M2、第八晶體管M8以及第十晶體管M10的電流通路斷路，從而將第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D16，給出了本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖，第二前饋控制單元162包括：第二晶體管M2、第八晶體管M8以及第十晶體管M10，其中：

第二晶體管M2為NMOS管，第二晶體管M2的源極與第十晶體管M10的源極耦接，漏極與第八晶體管M8的源極耦接，柵極為第二時(shí)鐘信號(hào)輸入端CLK2；

第八晶體管M8為NMOS管，第八晶體管M8的漏極為第四輸出端，柵極為第三前饋控制端，第三前饋控制端與第二輸入端Dn耦接；

第十晶體管M10為PMOS管，第十晶體管M10的漏極與地線VREF_2耦接，柵極為第四前饋控制端，第四前饋控制端與第一輸入端D耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第十晶體管M10截止。在第一輸入端D輸入低電平信號(hào)，第二輸入端Dn輸入高電平信號(hào)時(shí)，第八晶體管M8截止。也就是說，在第一輸入端D的輸入信號(hào)與第二輸入端Dn的輸入信號(hào)為差分信號(hào)時(shí)，第二晶體管M2、第八晶體 管M8以及第十晶體管M10的電流通路斷路，從而將第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D17，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第二前饋控制單元172包括：第二晶體管M2、第八晶體管M8以及第十晶體管M10，其中：

第二晶體管M2為NMOS管，第二晶體管M2的源極與地線VREF_2耦接，漏極與第八晶體管M8的源極耦接，柵極與第十晶體管M10的源極耦接；

第八晶體管M8為NMOS管，第八晶體管M8的漏極為第四輸出端，柵極為第三前饋控制端，第三前饋控制端與第二輸入端Dn耦接；

第十晶體管M10為NMOS管，第十晶體管M10的漏極為第二時(shí)鐘信號(hào)輸入端CLK2，柵極為第四前饋控制端，第四前饋控制端與第二輸入端Dn耦接。

在第二輸入端Dn輸入高電平信號(hào)，第一輸入端D輸入低電平信號(hào)時(shí)，第八晶體管M8截止。相應(yīng)地，第二晶體管M2、第八晶體管M8以及第十晶體管M10的電流通路斷路，從而將第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D18，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第二前饋控制單元182包括：第二晶體管M2、第八晶體管M8以及第十晶體管M10，其中：

第二晶體管M2為NMOS管，第二晶體管M2的源極與地線VREF_2耦接，漏極與第八晶體管M8的漏極耦接，柵極與第十晶體管M10的漏極耦接；

第八晶體管M8為PMOS管，第八晶體管M8的源極為所述第四輸出端，柵極為第三前饋控制端，且第三前饋控制端與第一輸入端D耦接；

第十晶體管M10為PMOS管，第十晶體管M10的源極為第二時(shí)鐘信號(hào)輸入端CLK2，柵極為第四前饋控制端，第四前饋控制端與第一輸入端D耦接。

在第二輸入端Dn輸入低電平信號(hào)，第一輸入端D輸入高電平信號(hào)時(shí)，第八晶體管M8截止。相應(yīng)地，第二晶體管M2、第八晶體管M8以及第十晶體管M10的電流通路斷路，從而將第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D19，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第二前饋控制單元192包括：第二晶體管M2、第八晶體管M8以及第十晶體管M10，其中：

第二晶體管M2為NMOS管，第二晶體管M2的源極與第八晶體管M8的漏極耦接，柵極與第十晶體管M10的源極耦接，漏極為第四輸出端；

第八晶體管M8為NMOS管，第八晶體管M8的源極與地線VREF_2耦接，柵極為第三前饋控制端，第三前饋控制端與第二輸入端Dn耦接；

第十晶體管M10為NMOS管，第十晶體管M10的柵極為第四前饋控制端，漏極為第二時(shí)鐘信號(hào)輸入端CLK2，第四前饋控制端與第二輸入端Dn耦接。

在第二輸入端Dn輸入高電平信號(hào)，第一輸入端D輸入低電平信號(hào)時(shí)，第八晶體管M8、第十晶體管M10均截止。相應(yīng)地，第二晶體管M2、第八晶體管M8以及第十晶體管M10的電流通路斷路，從而將第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

參照?qǐng)D20，給出了本發(fā)明實(shí)施例中的另一種鎖存器的電路結(jié)構(gòu)示意圖，第二前饋控制單元202包括：第二晶體管M2、第八晶體管M8以及第十晶體管M10，其中：

第二晶體管M2為NMOS管，第二晶體管M2的源極與第八晶體管M8的源極耦接，柵極與第十晶體管M10的漏極耦接，漏極為第四輸出端；

第八晶體管M8為PMOS管，第八晶體管M8的漏極與地線VREF_2耦接，柵極為第三前饋控制端，第三前饋控制端與第一輸入端D耦接；

第十晶體管M10為PMOS管，第十晶體管M10的柵極為第四前饋控制 端，源極為第二時(shí)鐘信號(hào)輸入端CLK2，第四前饋控制端與第一輸入端D耦接。

在第二輸入端Dn輸入低電平信號(hào)，第一輸入端D輸入高電平信號(hào)時(shí)，第八晶體管M8截止，相應(yīng)地，第二晶體管M2、第八晶體管M8以及第十晶體管M10的電流通路斷路，從而將第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，因此可以降低鎖存器的靜態(tài)功耗。

從本發(fā)明上述實(shí)施例中可以獲知，第一前饋控制單元的電路結(jié)構(gòu)可以與第二前饋控制單元的電路結(jié)構(gòu)相同，也可以不同。本發(fā)明上述實(shí)施例對(duì)鎖存器只包括第一前饋控制單元以及只包括第二前饋控制單元的電路結(jié)構(gòu)進(jìn)行說明，下面對(duì)鎖存器同時(shí)包括第一前饋控制單元以及第二前饋控制單元的電路結(jié)構(gòu)進(jìn)行說明。

參照?qǐng)D21所述的鎖存器電路，其中第一前饋控制單元211的電路結(jié)構(gòu)可以參照?qǐng)D4提供的第一前饋控制單元41的電路結(jié)構(gòu)，第二前饋控制單元212的電路結(jié)構(gòu)可以參照?qǐng)D13提供的第二前饋控制單元132的電路結(jié)構(gòu)，具體結(jié)構(gòu)及連接關(guān)系如下：

第一晶體管M1為NMOS管，第一晶體管M1的源極與第九晶體管M9漏極耦接，漏極與第七晶體管M7的源極耦接，柵極為第一時(shí)鐘信號(hào)輸入端CLK1；

第七晶體管M7為NMOS管，第七晶體管M7的漏極為第三輸出端，柵極為第一前饋控制端，第一前饋控制端與第一輸入端D耦接；

第九晶體管M9為NMOS管，第九晶體管M9的源極與地線VREF_2耦接，柵極為第二前饋控制端，第二前饋控制端與第一輸入端D耦接；

第二晶體管M2為NMOS管，第二晶體管M2的源極與第十晶體管M10漏極耦接，漏極與第八晶體管M8的源極耦接，柵極為第二時(shí)鐘信號(hào)輸入端CLK2；

第八晶體管M8為NMOS管，第八晶體管M8的漏極為第四輸出端，與第四晶體管M4的漏極以及第四晶體管M6的漏極耦接；柵極為第三前饋控制端，第三前饋控制端與第二輸入端Dn耦接；

第十晶體管M10為NMOS管，第十晶體管M10的源極與地線VREF_2耦接，柵極為第四前饋控制端，第四前饋控制端與第二輸入端Dn耦接。

在第一輸入端D輸入高電平信號(hào)，第二輸入端Dn輸入低電平信號(hào)時(shí)，第四晶體管M4與第四晶體管M6截止，第七晶體管M7以及第九晶體管M9截止，相應(yīng)地，第一晶體管M1、第七晶體管M7以及第九晶體管M9的電流通路斷路。

即：第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路也斷開，電源VREF_1通過第三晶體管M3以及第三晶體管M5對(duì)第一輸出端Qn進(jìn)行充電，第二輸出端Q通過第八晶體管M8、第二晶體管M2以及第十晶體管M10對(duì)地線VREF_2放電。

相比于本發(fā)明上述實(shí)施例中提供的鎖存器，能夠進(jìn)一步降低鎖存器的靜態(tài)功耗，并且對(duì)于交流通路，在第一輸出端Qn/第二輸出端Q充放電完成，動(dòng)態(tài)交流電流也消除，從而大幅降低了交流動(dòng)態(tài)功耗。

在第一輸入端D輸入低電平信號(hào)，第二輸入端Dn輸入高電平信號(hào)時(shí)，第三晶體管M3與第三晶體管M5截止，第八晶體管M8與第十晶體管M10截止。相應(yīng)地，第二晶體管M2、第八晶體管M8以及第十晶體管M10的電流通路斷路。

第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路斷開，第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路也斷開，電源VREF_1通過第四晶體管M4以及第四晶體管M6對(duì)第二輸出端Q進(jìn)行充電，第一輸出端Qn通過第七晶體管M7、第一晶體管M1以及第九晶體管M9對(duì)地線VREF_2放電。在第一輸出端Qn/第二輸出端Q充放電完成，動(dòng)態(tài)交流電流也消除，從而大幅降低了交流動(dòng)態(tài)功耗。

參照?qǐng)D22所示的鎖存器電路，其中，第一前饋控制單元221的電路結(jié)構(gòu)可以參照?qǐng)D6提供的第一前饋控制單元61的電路結(jié)構(gòu)，第二前饋控制單元222的電路結(jié)構(gòu)可以參照?qǐng)D15提供的第二前饋控制單元152的電路結(jié)構(gòu)，具體結(jié)構(gòu)及連接關(guān)系如下：

第一晶體管M1為NMOS管，第一晶體管M1的源極與第九晶體管M9的漏極耦接，漏極與第七晶體管M7的漏極耦接，柵極為第一時(shí)鐘信號(hào)輸入端CLK1；

第七晶體管M7為PMOS管，第七晶體管M7的源極為第三輸出端，與第三晶體管M3、第三晶體管M5的漏極耦接；柵極為第一前饋控制端，第一前饋控制端與第二輸入端Dn耦接；

第九晶體管M9為NMOS管，第九晶體管M9的源極與地線VREF_2耦接，柵極為第二前饋控制端，第二前饋控制端與第一輸入端D耦接；

第二晶體管M2為NMOS管，第二晶體管M2的源極與第十晶體管M10的漏極耦接，漏極與第八晶體管M8的漏極耦接，柵極為第二時(shí)鐘信號(hào)輸入端CLK2；

第八晶體管M8為PMOS管，第八晶體管M8的源極為第四輸出端，與第四晶體管M4的漏極以及第六晶體管M6的漏極耦接；柵極為第三前饋控制端，第三前饋控制端與第一輸入端D耦接；

第十晶體管M10為NMOS管，第十晶體管M10的源極與地線VREF_2耦接，柵極為第四前饋控制端，第四前饋控制端與第二輸入端Dn耦接。

同理，在第一輸入端D的輸入信號(hào)與第二輸入端Dn的輸入信號(hào)為差分信號(hào)時(shí)，第一邏輯單元與電源VREF_1、地線VREF_2之間的電流通路均斷開，第二邏輯單元與電源VREF_1、地線VREF_2之間的電流通路均斷開，從而有效消除了鎖存器靜態(tài)功耗。

第一輸出端Qn處于充電或放電狀態(tài)，第二輸出端Q處于放電或充電狀態(tài)。當(dāng)?shù)谝惠敵龆薗n充電時(shí)，第二輸出端Q放電；當(dāng)?shù)谝惠敵龆薗n放電時(shí)，第二輸出端Q充電。在第一輸出端Qn/第二輸出端Q完成充放電時(shí)，鎖存器中的動(dòng)態(tài)交流電流消除，從而降低交流動(dòng)態(tài)功耗。

參照?qǐng)D23所示的鎖存器電路，其中，第一前饋控制單元231的電路結(jié)構(gòu)可以參照?qǐng)D8提供的第一前饋控制單元81的電路結(jié)構(gòu)，第二前饋控制單元232的電路結(jié)構(gòu)可以參照?qǐng)D17提供的第二前饋控制單元172的電路結(jié)構(gòu)，具體結(jié)構(gòu)及連接關(guān)系如下：

第一晶體管M1為NMOS管，第一晶體管M1的源極與地線VREF_2耦接，漏極與第七晶體管M7的源極耦接，柵極與第九晶體管M9的源極耦接；

第七晶體管M7為NMOS管，第七晶體管M7的漏極為第三輸出端，柵極為第一前饋控制端，第一前饋控制端與第一輸入端D耦接；

第九晶體管M9為NMOS管，第九晶體管M9的漏極為第一時(shí)鐘信號(hào)輸入端CLK1，柵極為第二前饋控制端，第二前饋控制端與第一輸入端D耦接；

第二晶體管M2為NMOS管，第二晶體管M2的源極與地線VREF_2耦接，漏極與第八晶體管M8的源極耦接，柵極與第十晶體管M10的源極耦接；

第八晶體管M8為NMOS管，第八晶體管M8的漏極為第四輸出端，柵極為第三前饋控制端，第三前饋控制端與第二輸入端Dn耦接；

第十晶體管M10為NMOS管，第十晶體管M10的漏極為第二時(shí)鐘信號(hào)輸入端CLK2，柵極為第四前饋控制端，第四前饋控制端與第二輸入端Dn耦接。

參照?qǐng)D24所示的鎖存器電路，其中，第一前饋控制單元241的電路結(jié)構(gòu)可以參照?qǐng)D10提供的第一前饋控制單元101的電路結(jié)構(gòu)，第二前饋控制單元242的電路結(jié)構(gòu)可以參照?qǐng)D19提供的第二前饋控制單元192的電路結(jié)構(gòu)，具體結(jié)構(gòu)及連接關(guān)系如下：

第一晶體管M1為NMOS管，第一晶體管M1的源極與第七晶體管M7的漏極耦接，柵極與第九晶體管M9的源極耦接，漏極為第三輸出端；

第七晶體管M7為NMOS管，第七晶體管M7的源極與地線VREF_2耦接，柵極為第一前饋控制端，第一前饋控制端與第一輸入端D耦接；

第九晶體管M9為NMOS管，第九晶體管M9的柵極為第二前饋控制端，漏極為第一時(shí)鐘信號(hào)輸入端CLK1，第二前饋控制端與第一輸入端D耦接；

第二晶體管M2為NMOS管，第二晶體管M2的源極與第八晶體管M8的漏極耦接，柵極與第十晶體管M10的源極耦接，漏極為第四輸出端；

第八晶體管M8為NMOS管，第八晶體管M8的源極與地線VREF_2耦接，柵極為第三前饋控制端，第三前饋控制端與第二輸入端Dn耦接；

第十晶體管M10為NMOS管，第十晶體管M10的柵極為第四前饋控制端，漏極為第二時(shí)鐘信號(hào)輸入端CLK2，第四前饋控制端與第二輸入端Dn耦接。

圖23和圖24所提供的鎖存器電路的工作原理可以參照?qǐng)D22對(duì)應(yīng)的原理，此處不做贅述。

在鎖存器同時(shí)包括第一前饋控制單元與第二前饋控制單元時(shí)，第一前饋控制單元的電路結(jié)構(gòu)也可以與第二前饋控制單元的電路結(jié)構(gòu)不同。例如，第一前饋控制單元的電路結(jié)構(gòu)為圖5中提供的第一前饋控制單元電路結(jié)構(gòu)，而第二前饋控制單元的電路結(jié)構(gòu)為圖18中提供的第二前饋控制單元電路結(jié)構(gòu)。在實(shí)際應(yīng)用中，可以根據(jù)實(shí)際的需求選擇對(duì)應(yīng)的第一前饋控制單元與第二前饋控制單元的電路結(jié)構(gòu)。

在本發(fā)明實(shí)施例中，第一前饋控制單元以及第二前饋控制單元的具體電路結(jié)構(gòu)也并不僅限于本發(fā)明上述實(shí)施例提供的電路結(jié)構(gòu)，只要可以將電源與地線之間的電流通路切斷即可。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。