本發(fā)明涉及電子信息技術(shù)領(lǐng)域，更具體地說，涉及多電壓域的輸入/輸出緩沖器。

背景技術(shù)：
當(dāng)使用MOS作為輸入/輸出緩沖器的基本器件時，若所述輸入/輸出緩沖器的工作電壓與所述MOS的耐壓值不一致，則會存在下述問題：其一，低耐壓值的MOS在高壓情況下應(yīng)用時會發(fā)生過壓擊穿。雖然將多個低耐壓值的MOS進(jìn)行疊加后可增強(qiáng)其抗壓能力，但勢必會造成所述輸入/輸出緩沖器面積過大，同時會使所述輸入/輸出緩沖器中的ESD(Electro-Staticdischarge，靜電泄放)設(shè)計過于復(fù)雜；其二，MOS的耐壓值越高，閾值電壓就越高，而閾值電壓越高的MOS在低壓情況下應(yīng)用時，其過驅(qū)動電壓隨PVT(process-voltage-temperature，工藝-電壓-溫度)變化而產(chǎn)生的變化范圍就越大，容易超出允許的變化范圍而直接影響到所述輸入/輸出緩沖器的性能。因此，如何在避免上述負(fù)面影響的前提下，實現(xiàn)輸入/輸出緩沖器的多電壓域設(shè)計(即能夠兼容多種工作電壓的設(shè)計)，成為本領(lǐng)域技術(shù)人員亟待解決的問題。

技術(shù)實現(xiàn)要素：
有鑒于此，本發(fā)明提供一種多電壓域的輸入/輸出緩沖器，以在不增加輸入/輸出緩沖器的面積和ESD保護(hù)電路設(shè)計難度、并改善所述輸入/輸出緩沖器的性能的前提下，實現(xiàn)所述輸入/輸出緩沖器的多電壓域設(shè)計。一種多電壓域的輸入/輸出緩沖器，包括電源電壓檢測電路，預(yù)驅(qū)動級，具有第一MOS和第二MOS的低電壓應(yīng)用驅(qū)動級，具有第三MOS和第四MOS的高電壓應(yīng)用驅(qū)動級，以及具有第五MOS、第六MOS、第七M(jìn)OS和第八MOS的防過壓電路，其中：所述電源電壓檢測電路具有與輸入/輸出緩沖器的工作電源相連的輸入引腳，以及與所述預(yù)驅(qū)動級相連的第一輸出引腳和第二輸出引腳，用于在檢測到所述工作電源為高電壓域時，控制所述第一輸出引腳輸出低電平、第二輸出引腳輸出高電平，以及在檢測到所述工作電源為低電壓域時，控制所述第一輸出引腳輸出高電平、第二輸出引腳輸出低電平；所述預(yù)驅(qū)動級具有第一輸出引腳、第二輸出引腳、第三輸出引腳和第四輸出引腳，用于在檢測到所述電源電壓檢測電路的第一輸出引腳為高電平、第二輸出引腳為低電平時，控制所述預(yù)驅(qū)動級的第三輸出引腳輸出高電平、第四輸出引腳輸出低電平，以及在檢測到所述電源電壓檢測電路的第一輸出引腳為低電平、第二輸出引腳為高電平時，控制所述預(yù)驅(qū)動級的第一輸出引腳輸出高電平、第二輸出引腳輸出低電平；對于所述第一MOS，其柵極接所述預(yù)驅(qū)動級的第一輸出引腳，其漏極接所述第二MOS的漏極；對于所述第二MOS，其柵極接所述預(yù)驅(qū)動級的第二輸出引腳，其源極接地；對于所述第三MOS，其柵極接所述預(yù)驅(qū)動級的第三輸出引腳，其源極接所述輸入/輸出緩沖器的工作電源，其漏極接所述第四MOS的漏極；對于所述第四MOS，其柵極接所述預(yù)驅(qū)動級的第四輸出引腳，其源極接地；對于所述第五MOS，其柵極接所述電源電壓檢測電路的第一輸出引腳，其漏極接輸入/輸出緩沖器的工作電源，其源極分別接所述第一MOS的源極和所述第七M(jìn)OS的漏極；對于所述第六MOS，其柵極接所述電源電壓檢測電路的第一輸出引腳，其漏極接所述第三MOS的漏極，其源極接所述第二MOS的漏極；對于所述第七M(jìn)OS，其柵極接所述電源電壓檢測電路的第二輸出引腳，其源極接地；對于所述第八MOS，其柵極接所述電源電壓檢測電路的第二輸出引腳，其漏極接所述第二MOS的漏極，其源極接地；其中，所述第一MOS為低耐壓值的PMOS，所述第二MOS為低耐壓值的NMOS，所述第三MOS為高耐壓值的PMOS，所述第四MOS、第五MOS、第六MOS、第七M(jìn)OS和第八MOS均為高耐壓值的NMOS。其中，所述第一MOS為耐壓值等于1.2V的PMOS，所述第二MOS為耐壓值等于1.2V的NMOS，所述第三MOS為耐壓值等于3.3V的PMOS，所述第四MOS、第五MOS、第六MOS、第七M(jìn)OS和第八MOS均為耐壓值等于3.3V的NMOS。其中，所述第一MOS為耐壓值等于1.2V的PMOS，所述第二MOS為耐壓值等于1.2V的NMOS，所述第三MOS為耐壓值等于2.5V的PMOS，所述第四MOS、第五MOS、第六MOS、第七M(jìn)OS和第八MOS均為耐壓值等于2.5V的NMOS。其中，所述第一MOS為耐壓值等于1.2V的PMOS，所述第二MOS為耐壓值等于1.2V的NMOS，所述第三MOS為耐壓值等于1.8V的PMOS，所述第四MOS、第五MOS、第六MOS、第七M(jìn)OS和第八MOS均為耐壓值等于1.8V的NMOS。其中，所述第一MOS為耐壓值等于1.8V的PMOS，所述第二MOS為耐壓值等于1.8V的NMOS，所述第三MOS為耐壓值等于3.3V的PMOS，所述第四MOS、第五MOS、第六MOS、第七M(jìn)OS和第八MOS均為耐壓值等于3.3V的NMOS。其中，所述第一MOS為耐壓值等于1.8V的PMOS，所述第二MOS為耐壓值等于1.8V的NMOS，所述第三MOS為耐壓值等于2.5V的PMOS，所述第四MOS、第五MOS、第六MOS、第七M(jìn)OS和第八MOS均為耐壓值等于2.5V的NMOS。其中，所述第一MOS為耐壓值等于2.5V的PMOS，所述第二MOS為耐壓值等于2.5V的NMOS，所述第三MOS為耐壓值等于3.3V的PMOS，所述第四MOS、第五MOS、第六MOS、第七M(jìn)OS和第八MOS均為耐壓值等于3.3V的NMOS。從上述的技術(shù)方案可以看出，本發(fā)明通過在檢測到輸入/輸出緩沖器工作于高電壓域時，關(guān)閉以低耐壓值的MOS作為基本器件的低壓應(yīng)用驅(qū)動級、啟動以高耐壓值的MOS作為基本器件的高電壓應(yīng)用驅(qū)動級；在檢測到輸入/輸出緩沖器工作于低電壓域時，啟動所述低壓應(yīng)用驅(qū)動級、關(guān)閉所述高電壓應(yīng)用驅(qū)動級；從而，降低了高耐壓值的MOS在低壓應(yīng)用時受PVT變化的影響，改善了輸入/輸出緩沖器的性能；同時，避免了低耐壓值的MOS在高壓應(yīng)用時發(fā)生過壓擊穿，且由于無需再使用多個低耐壓值的MOS進(jìn)行疊加抗壓，因此不會增加輸入/輸出緩沖器的面積和ESD保護(hù)電路設(shè)計難度。附圖說明為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明實施例公開的多電壓域的輸入/輸出緩沖器結(jié)構(gòu)示意圖。具體實施方式為了引用和清楚起見，下文中使用的技術(shù)名詞、簡寫或縮寫總結(jié)如下：MOS：MetalOxideSemiconductorFET，金屬氧化物半導(dǎo)體場效應(yīng)晶體管；PMOS：P-MetalOxideSemiconductorFET，P溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管；NMOS：N-MetalOxideSemiconductorFET，N溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管；ESD：Electro-Staticdischarge，靜電泄放；SSN：SimultaneousSwitchNoise，同步開關(guān)噪聲。下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。參見圖1，本發(fā)明實施例公開了一種多電壓域的輸入/輸出緩沖器，以在不增加輸入/輸出緩沖器的面積和ESD保護(hù)電路設(shè)計難度、并改善所述輸入/輸出緩沖器的性能的前提下，實現(xiàn)所述輸入/輸出緩沖器的多電壓域設(shè)計，它包括：具有第一MOS和第二MOS的低電壓應(yīng)用驅(qū)動級10，具有第三MOS和第四MOS的高電壓應(yīng)用驅(qū)動級20，具有第五MOS、第六MOS、第七M(jìn)OS和第八MOS的防過壓電路30，電源電壓檢測電路40，以及預(yù)驅(qū)動級50；其中：電源電壓檢測電路40具有與輸入/輸出緩沖器的工作電源VCC相連的輸入引腳，以及與預(yù)驅(qū)動級50相連的第一輸出引腳和第二輸出引腳；預(yù)驅(qū)動級20具有第一輸出引腳、第二輸出引腳、第三輸出引腳和第四輸出引腳。為便于描述所述多電壓域的輸入/輸出緩沖器的電路拓?fù)?，下面定義其第一MOS、第二MOS、第三MOS、第四MOS、第五MOS、第六MOS、第七M(jìn)OS和第八MOS分別為M1、M2、M3、M4、M5、M6、M7和M8，定義電源電壓檢測電路40的第一輸出引腳和第二輸出引腳分別為VLV_EN和VLV_ENB，定義預(yù)驅(qū)動級50的第一輸出引腳、第二輸出引腳、第三輸出引腳和第四輸出引腳分別為VLpre_driver_P、VLpre_driver_N、VHpre_driver_P和VHpre_driver_N。則所述多電壓域的輸入/輸出緩沖器的電路拓?fù)?，具體為：1)在低電壓應(yīng)用驅(qū)動級10中對于M1，其柵極接預(yù)驅(qū)動級50的VLpre_driver_P腳，其漏極接M2的漏極；對于M2，其柵極接預(yù)驅(qū)動級50的VLpre_driver_N腳，其源極接地VSS；2)在高電壓應(yīng)用驅(qū)動級20中對于M3，其柵極接預(yù)驅(qū)動級50的VHpre_driver_P腳，其源極接輸入/輸出緩沖器的工作電源VCC，其漏極接M4的漏極；對于M4，其柵極接預(yù)驅(qū)動級50的VHpre_driver_N腳，其源極接地VSS；3)在防過壓電路30中對于M5，其柵極接電源電壓檢測電路40的VLV_EN腳，其漏極接輸入/輸出緩沖器的工作電源VCC，其源極分別接M1的源極和M7的漏極；對于M6，其柵極接電源電壓檢測電路40的VLV_EN腳，其漏極接M3的漏極，其源極接M1的漏極；對于M7，其柵極接電源電壓檢測電路40的VLV_ENB腳，其源極接地VSS；對于M8，其柵極接電源電壓檢測電路40的VLV_ENB腳，其漏極接M2的漏極，其源極接地VSS；4)M1為低耐壓值的PMOS，M2為低耐壓值的NMOS，M3為高耐壓值的PMOS，M4、M5、M6、M7和M8均為高耐壓值的NMOS；5)所述多電壓域的輸入/輸出緩沖器的信息輸入端口IN即預(yù)驅(qū)動級50的信息輸入端口IN；所述多電壓域的輸入/輸出緩沖器的信息輸出端口PAD即M3的漏極，也即M4的漏極，也即M6的漏極。最終構(gòu)建得到的所述多電壓域的輸入/輸出緩沖器的工作原理如下：電源電壓檢測電路40以輸入/輸出緩沖器的工作電壓作為輸入，在檢測到所述輸入/輸出緩沖器工作在高電壓域時，控制VLV_EN腳輸出低電平邏輯“0”、控制VLV_ENB腳輸出高電平邏輯“1”；以及在檢測到所述輸入/輸出緩沖器工作在低電壓域時，控制VLV_EN腳輸出高電平邏輯“1”、控制VLV_ENB腳輸出低電平邏輯“0”。預(yù)驅(qū)動級50接收VLV_EN腳和VLV_ENB腳傳送來的電平信號，在檢測到VLV_EN腳為低電平邏輯“0”、VLV_ENB腳為高電平邏輯“1”時，控制VLpre_driver_P腳輸出高電平邏輯“1”、控制VLpre_driver_N腳輸出低電平邏輯“0”；以及在檢測到VLV_EN腳為高電平邏輯“1”、VLV_ENB腳為低電平邏輯“0”時，控制VHpre_driver_P腳輸出高電平邏輯“1”、控制VHpre_driver_N腳輸出低電平邏輯“0”。那么，在輸入/輸出緩沖器工作于高電壓域，即VLV_EN腳為低電平邏輯“0”、VLV_ENB腳為高電平邏輯“1”、VLpre_driver_P腳為高電平邏輯“1”、VLpre_driver_N腳為低電平邏輯“0”的情況下，存在：①M(fèi)1和M2關(guān)斷，即低電壓應(yīng)用驅(qū)動級10關(guān)閉；②預(yù)驅(qū)動級50驅(qū)動高電壓應(yīng)用驅(qū)動級20開啟；具體的，預(yù)驅(qū)動級50利用信息輸入端口IN接收二進(jìn)制信息，利用VHpre_driver_P腳和VHpre_driver_N腳向M3和M4發(fā)送驅(qū)動信號，以驅(qū)動高電壓應(yīng)用驅(qū)動級20的信息輸出端口PAD輸出需要的脈沖信號；③M5關(guān)斷，用于隔離開M1與輸入/輸出緩沖器的電源電壓VCC的連接，防止M1過壓；M6關(guān)斷，用于隔離開M2與信息輸出端口PAD的連接，防止M2過壓；④M7導(dǎo)通，用于將NET01端(即M5的源極，也即M1的源極)拉低，防止M5漏電將NET01端充電至高電壓；M8導(dǎo)通，用于將NET02端(即M1的漏極，也即M2的漏極)拉低，防止M6漏電將NET02端充電至高電壓。在輸入/輸出緩沖器工作于低電壓域，即VLV_EN腳為低電平邏輯“1”、VLV_ENB腳為高電平邏輯“0”、VHpre_driver_P腳為高電平邏輯“1”、VHpre_driver_N腳為低電平邏輯“0”的情況下，存在：①M(fèi)3和M4關(guān)斷，即高電壓應(yīng)用驅(qū)動級20關(guān)閉；②M5和M6導(dǎo)通，M7和M8關(guān)斷；③預(yù)驅(qū)動級50驅(qū)動低電壓應(yīng)用驅(qū)動級10開啟；具體的，預(yù)驅(qū)動級50利用信息輸入端口IN接收二進(jìn)制信息，利用VLpre_driver_P腳和VLpre_driver_N腳向M1和M2發(fā)送驅(qū)動信號，以驅(qū)動低電壓應(yīng)用驅(qū)動級10的信息輸出端口PAD輸出需要的脈沖信號。由此可見，本實施例通過在檢測到輸入/輸出緩沖器工作于高電壓域時，關(guān)閉以低耐壓值的MOS作為基本器件的低壓應(yīng)用驅(qū)動級、啟動以高耐壓值的MOS作為基本器件的高電壓應(yīng)用驅(qū)動級；在檢測到輸入/輸出緩沖器工作于低電壓域時，啟動所述低壓應(yīng)用驅(qū)動級、關(guān)閉所述高電壓應(yīng)用驅(qū)動級；從而，降低了高耐壓值的MOS在低壓應(yīng)用時受PVT變化的影響，改善了輸入/輸出緩沖器的性能；同時，避免了低耐壓值的MOS在高壓應(yīng)用時發(fā)生過壓擊穿，且由于無需再使用多個低耐壓值的MOS進(jìn)行疊加抗壓，因此不會增加輸入/輸出緩沖器的面積和ESD保護(hù)電路設(shè)計難度(由于現(xiàn)有的輸入/輸出緩沖器將驅(qū)動級直接復(fù)用到ESD保護(hù)電路中作為ESD保護(hù)電路的一部分，若所述驅(qū)動級結(jié)構(gòu)復(fù)雜必然會使ESD保護(hù)電路設(shè)計難度增加，而本實施例由于無需使用多個低耐壓值的MOS進(jìn)行疊加抗壓，因此高電壓應(yīng)用驅(qū)動級20結(jié)構(gòu)簡單，將其復(fù)用到ESD保護(hù)電路中不會增加所述ESD保護(hù)電路的設(shè)計難度)。其中，考慮到輸入/輸出緩沖器的工作電壓域主要是3.3V電壓域、2.5V電壓域、1.8V電壓域和1.2V電壓域，因此本實施例提供所述輸入/輸出緩沖器的幾項具體應(yīng)用實例，包括：①以耐壓值等于1.2V和3.3V的MOS作為基本器件的輸入/輸出緩沖器，其中：M1為耐壓值等于1.2V的PMOS，M2為耐壓值等于1.2V的NMOS，M3為耐壓值等于3.3V的PMOS，M4、M5、M6、M7和M8均為耐壓值等于3.3V的NMOS。②以耐壓值等于1.2V和2.5V的MOS作為基本器件的輸入/輸出緩沖器，其中：M1為耐壓值等于1.2V的PMOS，M2為耐壓值等于1.2V的NMOS，M3為耐壓值等于2.5V的PMOS，M4、M5、M6、M7和M8均為耐壓值等于2.5V的NMOS。③以耐壓值等于1.2V和1.8V的MOS作為基本器件的輸入/輸出緩沖器，其中：M1為耐壓值等于1.2V的PMOS，M2為耐壓值等于1.2V的NMOS，M3為耐壓值等于1.8V的PMOS，M4、M5、M6、M7和M8均為耐壓值等于1.8V的NMOS。④以耐壓值等于1.8V和3.3V的MOS作為基本器件的輸入/輸出緩沖器，其中：M1為耐壓值等于1.8V的PMOS，M2為耐壓值等于1.8V的NMOS，M3為耐壓值等于3.3V的PMOS，M4、M5、M6、M7和M8均為耐壓值等于3.3V的NMOS。⑤以耐壓值等于1.8V和2.5V的MOS作為基本器件的輸入/輸出緩沖器，其中：M1為耐壓值等于1.8V的PMOS，M2為耐壓值等于1.8V的NMOS，M3為耐壓值等于2.5V的PMOS，M4、M5、M6、M7和M8均為耐壓值等于2.5V的NMOS。⑥以耐壓值等于2.5V和3.3V的MOS作為基本器件的輸入/輸出緩沖器，其中：M1為耐壓值等于2.5V的PMOS，M2為耐壓值等于2.5V的NMOS，M3為耐壓值等于3.3V的PMOS，M4、M5、M6、M7和M8均為耐壓值等于3.3V的NMOS。上述幾種輸入/輸出緩沖器的兼容電壓域根據(jù)實際情況選定。以第①種輸入/輸出緩沖器為例，其兼容電壓域包括1.2V電壓域和3.3V電壓域，在對PVT影響要求較低的場合，也可令其同時兼容1.8V電壓域和2.5V電壓域，即，第①種輸入/輸出緩沖器默認(rèn)1.8V電壓域、2.5V電壓域和3.3V電壓域為高電壓域，默認(rèn)1.2V電壓域為低電壓域。再以第④種輸入/輸出緩沖器為例，其兼容電壓域包括1.8V電壓域和3.3V電壓域，在對PVT影響要求較低的場合，也可令其同時兼容2.5V電壓域，即，第④種輸入/輸出緩沖器默認(rèn)2.5V電壓域和3.3V電壓域為高電壓域，默認(rèn)1.8V電壓域為低電壓域。其他實例原理相同，不再一一列舉。最后需要說明的是，所述輸入/輸出緩沖器在生產(chǎn)開發(fā)時，還需要對防過壓電路中的M5和M6的阻抗以及所述輸入/輸出緩沖器的延遲進(jìn)行考量，如：根據(jù)防過壓電路在不同PVT條件下工作時所表現(xiàn)出來的阻抗，來分析其對輸入/輸出緩沖器的性能造成的影響；以及根據(jù)防過壓電路的阻抗來估算其對SSN造成的影響，從而，合理選擇M5和M6的阻抗，并對輸入/輸出緩沖器的開啟速度及其各個輸入/輸出緩沖器的開啟時序進(jìn)行微調(diào)，改善SSN的性能。綜上所述，本實施例通過在檢測到輸入/輸出緩沖器工作于高電壓域時，關(guān)閉以低耐壓值的MOS作為基本器件的低壓應(yīng)用驅(qū)動級、啟動以高耐壓值的MOS作為基本器件的高電壓應(yīng)用驅(qū)動級；在檢測到輸入/輸出緩沖器工作于低電壓域時，啟動所述低壓應(yīng)用驅(qū)動級、關(guān)閉所述高電壓應(yīng)用驅(qū)動級；從而：降低了高耐壓值的MOS在低壓應(yīng)用時受PVT變化的影響，改善了輸入/輸出緩沖器的性能；同時，避免了低耐壓值的MOS在高壓應(yīng)用時發(fā)生過壓擊穿，且由于無需再使用多個低耐壓值的MOS進(jìn)行疊加抗壓，因此不會增加輸入/輸出緩沖器的面積和ESD保護(hù)電路設(shè)計難度，所述ESD保護(hù)電路可直接復(fù)用為高電壓應(yīng)用驅(qū)動級使用。對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明實施例的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明實施例將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。