一種用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路的制作方法
【專利摘要】本發(fā)明提供一種用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，包括：上升沿檢測電路，用于獲取低電平窄脈沖信號；下降沿檢測電路，用于獲取高電平窄脈沖信號；輸出控制電路，用于根據(jù)低電平窄脈沖信號和高電平窄脈沖信號輸出時鐘信號；電荷泵環(huán)路，用于將輸出時鐘信號的占空比偏差信號轉(zhuǎn)化為第一電壓信號；壓控延時電路，用于將第一電壓信號進(jìn)行延時處理，得到第二電壓信號，并輸出給上升沿檢測電路；上升沿檢測電路獲取第二電壓信號的低電平窄脈沖信號，通過輸出控制電路輸出預(yù)設(shè)占空比時鐘信號。通過采用單邊沿微分電路控制輸出時鐘信號，利用電荷泵環(huán)路完成對輸出時鐘占空比的檢測，控制壓控延遲電路的延遲時間，輸出精確的占空比時鐘信號。
【專利說明】一種用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及電子【技術(shù)領(lǐng)域】，特別涉及一種用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比 校準(zhǔn)電路。
【背景技術(shù)】
[0002] 分辯率在八到十六位并且采樣頻率在幾兆到幾百兆的典型流水線型模數(shù)轉(zhuǎn)換器 中，需要利用輸入時鐘的兩個邊沿來產(chǎn)生核心電路所需要的各種定時信號，時鐘上升沿用 于采樣相輸入信號和偶數(shù)級流水線的量化工作，下降沿用于保持相輸入信號和奇數(shù)級流水 線的量化工作，故時鐘占空比必須正好維持在50%。另外在輸入信號頻率越來越高的情況 下（因后有影響越來越大），時鐘抖動對整個系統(tǒng)的轉(zhuǎn)換精度以及信噪比等性能的影響會 越來越大。然而時鐘信號源由外部晶振產(chǎn)生，其占空比和精度均無法穩(wěn)定地滿足整體A/D 轉(zhuǎn)換器的要求。
[0003] 時鐘占空比電路可以利用傳統(tǒng)的鎖相環(huán)（PLL)或延遲鎖相環(huán)（DLL)來完成。然而 傳統(tǒng)PLL電路和DLL電路都只能夠鎖定輸入輸出信號的頻率和相位，并不能夠?qū)崿F(xiàn)既定的 占空比指標(biāo)。
[0004] 再者模數(shù)轉(zhuǎn)換器需要對模擬數(shù)據(jù)進(jìn)行采樣，因此時鐘信號的性能對整個系統(tǒng)的性 能非常重要。時鐘抖動是時鐘邊沿的位置變化，將導(dǎo)致采樣誤差，從而直接導(dǎo)致整體模數(shù)轉(zhuǎn) 換器輸出精度的誤差。隨著模擬輸入信號頻率的上升，時鐘抖動所造成的轉(zhuǎn)換誤差會加大。 模擬輸入信號的頻率增加意味著輸入信號的斜率在增大，相同的抖動會使采樣誤差更大進(jìn) 而造成的更大的轉(zhuǎn)換誤差。另外同樣頻率輸入信號下，模數(shù)轉(zhuǎn)換器分辨率也會影響抖動所 造成轉(zhuǎn)換誤差的相對大小。所以時鐘抖動帶來的誤差會隨著模數(shù)轉(zhuǎn)換器的分辨率以及輸入 信號的頻率增加而對系統(tǒng)的影響越來越大。
【發(fā)明內(nèi)容】
[0005] 本發(fā)明的目的在于提供一種用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，解 決了現(xiàn)有技術(shù)中傳統(tǒng)鎖相環(huán)或延遲鎖相環(huán)都只能鎖定輸入輸出信號的頻率和相位，不能實 現(xiàn)既定的占空比指標(biāo)的問題。
[0006] 為了達(dá)到上述目的，本發(fā)明提供一種用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn) 電路，包括：
[0007] 上升沿檢測電路，用于獲取低電平窄脈沖信號；
[0008] 下降沿檢測電路，用于獲取高電平窄脈沖信號；
[0009] 輸出控制電路，用于根據(jù)所述低電平窄脈沖信號和所述高電平窄脈沖信號輸出時 鐘信號；
[0010] 電荷泵環(huán)路，用于將所述輸出時鐘信號的占空比偏差信號轉(zhuǎn)化為第一電壓信號；
[0011] 壓控延時電路，用于將所述第一電壓信號進(jìn)行延時處理，得到第二電壓信號，并輸 出給所述上升沿檢測電路；
[0012] 所述上升沿檢測電路獲取所述第二電壓信號的低電平窄脈沖信號，通過所述輸出 控制電路輸出預(yù)設(shè)占空比時鐘信號。
[0013] 其中，所述輸出控制電路包括：第一 PM0S管Ml和第一 NM0S管M2 ;其中，
[0014] 所述第一 PM0S管Ml的源極接高電平，所述第一 PM0S管Ml的柵極接所述上升沿 檢測電路的輸出端，所述第一 PM0S管Ml的漏極與所述第一 NM0S管M2的漏極連接并輸出 所述時鐘信號，所述第一 NM0S管M2的源極接地，所述第一 NM0S管M2的柵極接所述下將沿 檢測電路的輸出端。
[0015] 其中，所述下降沿檢測電路包括：第二PM0S管MP1、第三PM0S管M P2、第二NM0S管 MN1、第一反相器Ii、第二反相器12、第三反相器13、第四反相器1 4、第五反相器15、第六反相 器16、第七反相器17以及第一或非門N0R ;其中，
[0016] 反向輸入時鐘信號ClkirT一方面與所述第三反相器13連接，另一方面串聯(lián)所述第 一反相器Ii、第二反相器1 2，所述第二反相器12的輸出端與所述第三PM0S管MP2的柵極連 接，所述第三PM0S管M P2的源極接高電平，所述第三PM0S管MP2的漏極與所述第二PM0S管 MP1的源極連接，所述第二PM0S管MP1的漏極和所述第二NM0S管MN1的漏極連接并與所述第 七反相器1 7的輸入端連接，所述第二NM0S管MN1的源極接地；所述第七反相器17的輸出端 與所述第一或非門N0R的輸入端連接，所述第一或非門N0R的另一輸入端與所述第三反相 器1 3的輸出端連接；所述第一或非門N0R的輸出端與所述第一 NM0S管M2的柵極連接；
[0017] 所述輸出控制電路輸出的時鐘信號Clkout+串聯(lián)所述第四反相器14、第五反相器 1 5和第六反相器16后與所述第二PM0S管MP1的柵極和所述第二NM0S管M N1的柵極連接，所 述第二PM0S管MP1的柵極和所述第二NM0S管MN1的柵極相連。
[0018] 其中，所述上升沿檢測電路包括：第四PM0S管Mp3、第三NM0S管M n2、第四NM0S管 Mn3、第五NM0S管Mn4、第八反相器18、第九反相器19、第十反相器1 1(|、第^ 反相器In、第 十二反相器112和第一與非門NAND ;其中，
[0019] 所述輸出控制電路輸出的時鐘信號Clkout+串聯(lián)所述第十反相器11(|、第十一反相 器In和第十二反相器1 12后連接所述第四PM0S管Mp3的柵極和所述第三NM0S管Mn2柵極， 所述第四PM0S管M p3的柵極和所述第三NM0S管I柵極相連；所述第四PM0S管Mp3的源 極接高電平，所述第四PM0S管M p3的漏極與所述第三NM0S管Mn2的漏極連接并與所述第九 反相器19的輸入端連接；所述第九反相器1 9的輸出端與所述第一與非門NAND的輸入端連 接；所述第一與非門NAND的另一輸入端與正向輸入時鐘信號Clkin+及所述第二電壓信號 (V delay)連接，所述第一與非門NAND的輸出端與所述第一 PM0S管Ml的柵極連接；
[0020] 所述第三NM0S管Mn2的源極與所述第四NM0S管Mn3的漏極連接，所述第四NM0S管 Mn3的源極與所述第五NM0S管Mn4的漏極連接，所述第五NM0S管Mn4的源極接地；所述第五 NM0S管Mn4的柵極接第一使能控制信號Enablei，所述正向輸入時鐘信號Clkin+及所述第二 電壓信號V delay連接所述第八反相器18后與所述第四NM0S管Mn3的柵極連接。
[0021] 其中，所述電荷泵環(huán)路包括：啟動電路，電荷泵，二階低通濾波器以及抖動退化放 大器；其中，
[0022] 所述啟動電路用于對結(jié)合式電荷泵的初始狀態(tài)進(jìn)行設(shè)置；
[0023] 所述電荷泵用于將所述輸出控制電路輸出的時鐘信號的占空比偏差信號轉(zhuǎn)化為 兩個電流信號；
[0024] 所述二階低通濾波器用于將所述電荷泵輸出的兩個電流信號轉(zhuǎn)化為相互跟隨的 電壓信號；
[0025] 所述抖動退化放大器用于將所述相互跟隨的電壓信號轉(zhuǎn)化為所述第一電壓信號。
[0026] 其中，所述啟動電路包括：第二或非門勵札、第二與非門NANDi、第三與非門NAND2、 第十三反相器1 13、第十四反相器〗14、第十五反相器〗15、第一傳輸門、第二傳輸門T2、第三 傳輸門Τ 3和第四傳輸門Τ4 ;其中，
[0027] 所述輸出控制電路輸出的時鐘信號Clkout+和第二使能控制信號Enable2作為第 二或非門N0&的輸入，所述第二或非門N0&的輸出一方面作為第二與非門NANDi的一個輸 入，另一方面也作為所述第三與非門NAND 2的一個輸入；
[0028] -電源VDD接所述第一傳輸門?\的輸入端，所述第一傳輸門?\的控制信號反相端 口接正向輸入時鐘信號Clkin+，所述第一傳輸門?\的控制信號正相端口接反向輸入時鐘信 號Clkin-，所述第一傳輸門?\的輸出端與所述第二傳輸門Τ 2的輸入端連接并與所述第二 與非門NANDi的另一個輸入端連接，所述第二傳輸門Τ2的控制控制信號反相端口接正向輸 入時鐘信號Clkin+，所述第二傳輸門Τ 2的控制信號正相端口接反向輸入時鐘信號Clkin-; 所述第二傳輸門T2的輸出端和所述第二與非門NANDi的輸出端連接并串聯(lián)所述第十三反 相器1 13后作為所述第三傳輸門T3的輸入，所述第三傳輸門T3的控制控制信號反相端口接 正向輸入時鐘信號Clkin+，所述第三傳輸門1~ 3的控制信號正相端口接反向輸入時鐘信號 Clkin-；
[0029] 所述第三傳輸門T3的輸出端一方面作為所述第三與非門NAND2的另一個輸入，另 一方面于所述第四傳輸門τ 4的輸入端連接；所述第三與非門NAND2的輸出端一方面串聯(lián) 所述第十四反相器114后與所述第四傳輸門τ 4的輸出端連接，另一方面串聯(lián)所述第十五反 相器115后輸出第一啟動信號startup ;所述第四傳輸門Τ4的的控制控制信號反相端口接 正向輸入時鐘信號Clkin+，所述第四傳輸門Τ 4的控制信號正相端口接反向輸入時鐘信號 Clkin-。
[0030] 其中，所述電荷泵包括：第六、第七、第七匪05管凡、第八NM0S 管M1(l、第九NM0S管Mn、一電流源Ip和一電流沉IN ;其中，
[0031] 所述輸出控制電路輸出的時鐘信號Clkout+依次串聯(lián)第十六反相器116、第十七反 相器1 17、第十八反相器118后輸出反向時鐘信號Clkout+ ;
[0032] -電源VDD接所述電流源Ip的輸入端，所述電流源Ip的輸出端接分別接所述第 六PM0S管M 7的源極和所述第七PM0S管M9的源極，所述第六PM0S管M7的柵極與所述第七 NM0S管M8的柵極連接并與所述時鐘信號Clkout+連接，所述第六PM0S管M7的漏極與所述 第七NM0S管M 8的漏極連接并輸出第一電流信號1。2 ;所述第七NM0S管M8的源極與所述第八 NM0S管M1(l的源極連接并與所述電流沉IN的輸入端連接，所述電流沉IN的輸出端接地；所述 第八NM0S管M 1(l的柵極與所述第七PM0S管M9的柵極連接并與所述反向時鐘信號Clkout+ 連接，所述第七PM0S管M 9的漏極和所述第八NM0S管M1(l的漏極連接一方面輸出第二電流 信號U，另一方面與所述第九NM0S管M n的漏極連接，所述第九NM0S管Mn的源極接地，所 述第九NM0S管Mn的柵極接所述第一啟動信號startup。
[0033] 其中，所述二階低通濾波器包括：第一電阻Rn、第二電阻R12、第一電容C 2、第二電 容Cn和第三電容C12 ;其中，
[0034] 所述第二電容Cn、所述第一電阻Rn、所述第一電容C 2、所述第二電阻R12和所述第 三電容C12依次串聯(lián)，所述第二電容c n的另一端接地，所述第三電容c12的另一端接地；
[0035] 所述第二電容Cn和所述第一電阻Rn的連接處一方面與與所述第一電流信號1。 2 連接，另一方面輸出第一偏置信號;所述第二電阻R12和所述第三電容c12的連接處一方 面與所述第二電流信號Id連接，另一方面輸出第二偏置信號Vd。
[0036] 其中，所述抖動退化放大器包括：第八PM0S管M21、第九PM0S管M 23、第十PM0S管 M27、第^-一 PM0S 管 M29、第十 NM0S 管 M22、第^-一 NM0S 管 M24、第十二 NM0S 管 M25、第十三 NM0S 管M26、第十四NM0S管M28、第十五NM0S管M2(l和第三電阻R 2 ;其中，
[0037] 所述第八PM0S管M21的源極接一電源VDD，所述第八PM0S管M21的柵極與所述第 九PM0S管M 23的柵極相連，所述第八PM0S管M21的漏極與所述第十NM0S管M22的漏極連接， 所述第十NM0S管M 22的柵極與所述第十三NM0S管M26的柵極相連，所述第十NM0S管M22的 源極接地；所述第十三NM0S管M 26的源極接地，所述第十三NM0S管M26的漏極與所述第十一 NM0S管M24的源極和所述第十二NM0S管M25的源極連接，所述第i^一 NM0S管M24的柵極和 漏極短接并一方面與所述第一偏置信號連接，另一方面與所述第九PM0S管M 23的漏極連 接，所述第九PM0S管M23的源極接所述電源VDD ;
[0038] 所述電源VDD還與所述第十二NM0S管M25的漏極連接，所述第十二NM0S管M 25的柵 極與所述第十PM0S管M27的柵極連接并與所述第二偏置信號Vu連接；所述第十PM0S管M27 的源極與第三電阻R2連接，所述第三電阻R2的另一端與所述電源VDD連接，所述第十PM0S 管M27的漏極與所述第十四NM0S管M28的漏極連接，所述第十四NM0S管M28的源極接地，所 述第十五NM0S管M 2(l的柵極和漏極短接后與所述第十四NM0S管M28的柵極連接，且與所述 第i PM0S管M29的柵極和漏極連接并輸出所述第一電壓信號V。^ ;
[0039] 所述第十五NM0S管M2(l的源極接地，所述第^^一 PM0S管M29的源極接所述電源 VDD。
[0040] 其中，所述壓控延時電路包括：反相器、充放電電容C1和施密特觸發(fā)器；
[0041] 所述施密特觸發(fā)器用于抑制所述反相器翻轉(zhuǎn)閾值處引入的噪聲。
[0042] 其中，所述反相器包括：第十二PM0S管M31、第十六NM0S管M32和第十七NM0S管 M33;其中，
[0043] 所述第十二PM0S管M31的源極接高電平，所述第十二PM0S管M31的柵極與所述第 十六NM0S管M 32的柵極連接并接所述反向時鐘信號Clkouf ;所述第十二PM0S管M31的漏 極與所述第十六NM0S管M32的漏極連接并與所述充放電電容C1的一端連接，所述充放電電 容C1的另一端接地；所述第十六NM0S管M 32的源極與所述第十七NM0S管M33的漏極連接， 所述第十七NM0S管M33的源極接地，所述第十七NM0S管M 33的柵極與所述第一電壓信號火&1 連接。
[0044] 其中，所述施密特觸發(fā)器包括：第十三PM0S管M34、第十四PM0S管M 35、第十五PM0S 管M36、第十八NM0S管M37、第十九NM0S管M38，第二十NM0S管M 39、第十九反相器119和第二十 反相器12(1;其中，
[0045] 所述充放電電容C1的非接地端還與所述第十五PM0S管M36的柵極和所述第十八 NM0S管M37的柵極連接，所述第十五PM0S管M36的漏極和所述第十八NM0S管M 37的漏極連 接后與所述第十九反相器119的輸入端連接；所述第十五PM0S管M36的源極與所述第十三 PMOS管M34的漏極和所述第十四PMOS管M35的漏極連接，所述第十三PMOS管M 34的源極和 所述第十四PM0S管M35源極連接并連接高電平，所述第十三PM0S管M34的柵極接地；
[0046] 所述第十八NM0S管M37的源極與所述第十九NM0S管M38的漏極和所述第二十NM0S 管M39的漏極連接，所述第十九NM0S管M38的源極和所述第二十NM0S管M39的源極連接并接 地，所述第十九NM0S管M 38的柵極接高電平；所述第二十NM0S管M39的柵極、所述第十九反 相器119的輸出端和所述第十四PM0S管M 35的柵極連接后與所述第二十反相器12(|的輸入端 連接，所述第二十反相器12〇的輸出端輸出所述第二電壓信號v delay。
[0047] 本發(fā)明的上述技術(shù)方案至少具有如下有益效果：
[0048] 本發(fā)明實施例的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路中，通過在延遲 鎖相環(huán)的體系結(jié)構(gòu)上采用單邊沿微分電路控制輸出時鐘信號，利用電荷泵環(huán)路將輸出時鐘 信號的占空比轉(zhuǎn)換為對低通濾波器注入或提取的電荷量的大小，從而完成對輸出時鐘占空 比的檢測，控制后級壓控延遲電路的延遲時間，輸出精確的50%占空比時鐘信號；為流水 線型模數(shù)轉(zhuǎn)換器提高50%占空比時鐘信號，能夠穩(wěn)定的滿足整體模數(shù)轉(zhuǎn)換器的要求，提高 模數(shù)轉(zhuǎn)換器的工作效率。
【專利附圖】
【附圖說明】
[0049] 圖1表示本發(fā)明實施例的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路的基 本組成結(jié)構(gòu)示意圖；
[0050] 圖2表示本發(fā)明實施例的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路的下 降沿檢測電路圖；
[0051] 圖3表示本發(fā)明實施例的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路的上 升沿檢測電路圖；
[0052] 圖4表示本發(fā)明實施例的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路的啟 動電路圖；
[0053] 圖5表示本發(fā)明實施例的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路的電 荷栗環(huán)路以及壓控延時電路的電路圖；
[0054] 圖6表示本發(fā)明實施例的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路的低 通濾波器和抖動退化放大器的電路圖。
【具體實施方式】
[0055] 為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具 體實施例進(jìn)行詳細(xì)描述。
[0056] 本發(fā)明針對現(xiàn)有技術(shù)中鎖相環(huán)或延遲鎖相環(huán)都只能鎖定輸入輸出信號的頻率和 相位，不能實現(xiàn)既定的占空比指標(biāo)的問題，提供一種用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空 比校準(zhǔn)電路中，通過在延遲鎖相環(huán)的體系結(jié)構(gòu)上采用單邊沿微分電路控制輸出時鐘信號， 利用電荷泵環(huán)路將輸出時鐘信號的占空比轉(zhuǎn)換為對低通濾波器注入或提取的電荷量的大 小，從而完成對輸出時鐘占空比的檢測，控制后級壓控延遲電路的延遲時間，輸出精確的 50%占空比時鐘信號；為流水線型模數(shù)轉(zhuǎn)換器提高50%占空比時鐘信號，能夠穩(wěn)定的滿足 整體模數(shù)轉(zhuǎn)換器的要求，提高模數(shù)轉(zhuǎn)換器的工作效率。
[0057] 如圖1所示，本發(fā)明實施例提供一種用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn) 電路，包括：
[0058] 上升沿檢測電路1，用于獲取低電平窄脈沖信號；
[0059] 下降沿檢測電路2,用于獲取高電平窄脈沖信號；
[0060] 輸出控制電路3,用于根據(jù)所述低電平窄脈沖信號和所述高電平窄脈沖信號輸出 時鐘信號；
[0061] 電荷泵環(huán)路4,用于將所述輸出時鐘信號的占空比偏差信號轉(zhuǎn)化為第一電壓信 號；
[0062] 壓控延時電路5,用于將所述第一電壓信號進(jìn)行延時處理，得到第二電壓信號，并 輸出給所述上升沿檢測電路1 ;
[0063] 所述上升沿檢測電路1獲取所述第二電壓信號的低電平窄脈沖信號，通過所述輸 出控制電路3輸出預(yù)設(shè)占空比時鐘信號。
[0064] 本發(fā)明上述實施例中，分別采用了結(jié)合式電荷泵環(huán)路4和壓控延時電路5,降低了 環(huán)路設(shè)計的復(fù)雜度，減小了時鐘抖動。上升沿檢測電路1與下降沿檢測電路2通過一系列 緩沖器、組合邏輯與反饋產(chǎn)生，對正反向時鐘輸入信號不斷地進(jìn)行邊沿檢測，輸出短脈沖信 號的電路。之后，短脈沖信號通過一個由％和M 2組成的偽NM0S邏輯輸出控制電路3，輸出 時鐘信號。結(jié)合式電荷泵將輸出控制電路輸出的時鐘信號的占空比偏差信號轉(zhuǎn)化為電流信 號，低通濾波器將電荷泵輸出的兩路電流信號轉(zhuǎn)化為兩個相互跟隨的電壓信號，通過跟隨 器與抖動退化放大器輸出反饋控制信號，經(jīng)過壓控延時電路5進(jìn)而調(diào)制信號到精確的50 % 占空比。
[0065] 具體的，本發(fā)明上述實施例中，如圖1所示，所述輸出控制電路3包括：第一 PM0S 管Ml和第一 NM0S管M2 ;其中，
[0066] 所述第一 PM0S管Ml的源極接高電平，所述第一 PM0S管Ml的柵極接所述上升沿 檢測電路的輸出端，所述第一 PM0S管Ml的漏極與所述第一 NM0S管M2的漏極連接并輸出 所述時鐘信號，所述第一 NM0S管M2的源極接地，所述第一 NM0S管M2的柵極接所述下將沿 檢測電路的輸出端。
[0067] 本發(fā)明具體實施例中，第一 PM0S管Ml和第一 NM0S管M2組成偽NM0S邏輯輸出控 制電路，Ml和M2作為開關(guān)管用。
[0068] 本發(fā)明的具體實施例中，如圖2所示，所述下降沿檢測電路2包括：第二PM0S管 MP1、第三PM0S管MP2、第二NM0S管MN1、第一反相器^、第二反相器1 2、第三反相器13、第四反 相器14、第五反相器15、第六反相器1 6、第七反相器17以及第一或非門N0R ;其中，
[0069] 反向輸入時鐘信號ClkirT一方面與所述第三反相器13連接，另一方面串聯(lián)所述第 一反相器Ii、第二反相器12，所述第二反相器12的輸出端與所述第三PM0S管MP2的柵極連 接，所述第三PM0S管MP2的源極接高電平，所述第三PM0S管MP2的漏極與所述第二PM0S管 MP1的源極連接，所述第二PM0S管MP1的漏極和所述第二NM0S管MN1的漏極連接并與所述第 七反相器1 7的輸入端連接，所述第二NM0S管MN1的源極接地；所述第七反相器17的輸出端 與所述第一或非門N0R的輸入端連接，所述第一或非門N0R的另一輸入端與所述第三反相 器1 3的輸出端連接；所述第一或非門N0R的輸出端與所述第一 NM0S管M2的柵極連接；
[0070] 所述輸出控制電路輸出的時鐘信號Clkout+串聯(lián)所述第四反相器14、第五反相器 15和第六反相器16后與所述第二PMOS管MP1的柵極和所述第二NMOS管M N1的柵極連接，所 述第二PM0S管MP1的柵極和所述第二NM0S管MN1的柵極相連。
[0071] 本發(fā)明上述實施例中，下降沿檢測電路的輸入信號為反向時鐘輸入，輸出下降信 號Fall。該下降沿檢測電路2,主要實現(xiàn)對輸入信號與輸出的時鐘反饋信號經(jīng)過或非門鑒 相產(chǎn)生觸發(fā)時鐘輸出電平下拉的高電平窄脈沖控制電壓信號。
[0072] 本發(fā)明具體實施例中，如圖3所示，所述上升沿檢測電路1包括：第四PM0S管Mp3、 第三NM0S管I、第四NM0S管Mn3、第五NM0S管Mn4、第八反相器18、第九反相器1 9、第十反相 器11(|、第^ 反相器In、第十二反相器1 12和第一與非門NAND ;其中，
[0073] 所述輸出控制電路輸出的時鐘信號Clkout+串聯(lián)所述第十反相器11(|、第十一反相 器In和第十二反相器112后連接所述第四PM0S管Mp3的柵極和所述第三NM0S管M n2柵極， 所述第四PM0S管Mp3的柵極和所述第三NM0S管I柵極相連；所述第四PM0S管Mp3的源 極接高電平，所述第四PM0S管M p3的漏極與所述第三NM0S管Mn2的漏極連接并與所述第九 反相器19的輸入端連接；所述第九反相器1 9的輸出端與所述第一與非門NAND的輸入端連 接；所述第一與非門NAND的另一輸入端與正向輸入時鐘信號Clkin+及所述第二電壓信號 (V delay)連接，所述第一與非門NAND的輸出端與所述第一 PM0S管Ml的柵極連接；
[0074] 所述第三NM0S管Mn2的源極與所述第四NM0S管Mn3的漏極連接，所述第四NM0S管 Mn3的源極與所述第五NM0S管Mn4的漏極連接，所述第五NM0S管Mn4的源極接地；所述第五 NM0S管Mn4的柵極接第一使能控制信號Enablei，所述正向輸入時鐘信號Clkin+及所述第二 電壓信號V delay連接接所述第八反相器18后與所述第四NM0S管Mn3的柵極連接。
[0075] 本發(fā)明上述實施例中，上升沿檢測電路1的輸入信號為正向時鐘輸入，輸出上升 信號；該上升沿檢測電路1，與下降沿檢測電路2不同的是上升沿檢測電路1不再對輸入時 鐘信號邊沿進(jìn)行檢測，根據(jù)系統(tǒng)電路整體設(shè)計，時鐘上升沿檢測電路對壓控延遲電路5的 輸出信號V delay邊沿進(jìn)行檢測，并輸出脈沖寬度為設(shè)計延遲時間的低電平窄脈沖，從而觸發(fā) 輸出時鐘控制電路M2管產(chǎn)生輸出時鐘高電平。
[0076] 具體的，Up和Fall信號分別為下降沿檢測電路與上升沿檢測電路的輸出信號， Clkout+即為正向輸出時鐘信號。當(dāng)Up為低時，MP管導(dǎo)通，Clkout+為高電平，當(dāng)Fall為 高時，M N管導(dǎo)通，Clkout+為低電平。
[0077] 本發(fā)明的具體實施例中，如圖1所示，所述電荷泵環(huán)路4包括：啟動電路41，電荷 泵42,二階低通濾波器43以及抖動退化放大器44 ;其中，
[0078] 所述啟動電路41用于對結(jié)合式電荷泵43的初始狀態(tài)進(jìn)行設(shè)置；
[0079] 所述電荷泵42用于將所述輸出控制電路3輸出的時鐘信號的占空比偏差信號轉(zhuǎn) 化為兩個電流信號；
[0080] 所述二階低通濾波器43用于將所述電荷泵42輸出的兩個電流信號轉(zhuǎn)化為相互跟 隨的電壓信號；
[0081] 所述抖動退化放大器44用于將所述相互跟隨的電壓信號轉(zhuǎn)化為所述第一電壓信 號。
[0082] 具體的，本發(fā)明實施例中，如圖4所示，所述啟動電路41包括：第二或非門NO^、第 二與非門NANDi、第三與非門NAND 2、第十三反相器113、第十四反相器114、第十五反相器115、 第一傳輸門、第二傳輸門T 2、第三傳輸門T3和第四傳輸門T4 ;其中，
[0083] 所述輸出控制電路輸出的時鐘信號Clkout+和第二使能控制信號Enable2作為第 二或非門N0&的輸入，所述第二或非門N0&的輸出一方面作為第二與非門NANDi的一個輸 入，另一方面也作為所述第三與非門NAND 2的一個輸入；
[0084] 一電源VDD接所述第一傳輸門?\的輸入端，所述第一傳輸門?\的控制信號反相端 口接正向輸入時鐘信號Clkin+，所述第一傳輸門?\的控制信號正相端口接反向輸入時鐘信 號Clkin-，所述第一傳輸門?\的輸出端與所述第二傳輸門Τ 2的輸入端連接并與所述第二 與非門NANDi的另一個輸入端連接，所述第二傳輸門Τ2的控制控制信號反相端口接正向輸 入時鐘信號Clkin+，所述第二傳輸門Τ 2的控制信號正相端口接反向輸入時鐘信號Clkin-; 所述第二傳輸門T2的輸出端和所述第二與非門NANDi的輸出端連接并串聯(lián)所述第十三反 相器1 13后作為所述第三傳輸門T3的輸入，所述第三傳輸門T3的控制控制信號反相端口接 正向輸入時鐘信號Clkin+，所述第三傳輸門1~ 3的控制信號正相端口接反向輸入時鐘信號 Clkin-；
[0085] 所述第三傳輸門T3的輸出端一方面作為所述第三與非門NAND2的另一個輸入，另 一方面于所述第四傳輸門τ 4的輸入端連接；所述第三與非門NAND2的輸出端一方面串聯(lián) 所述第十四反相器114后與所述第四傳輸門τ 4的輸出端連接，另一方面串聯(lián)所述第十五反 相器115后輸出第一啟動信號startup ;所述第四傳輸門Τ4的的控制控制信號反相端口接 正向輸入時鐘信號Clkin+，所述第四傳輸門Τ 4的控制信號正相端口接反向輸入時鐘信號 Clkin-。
[0086] 較佳的，本發(fā)明上述實施例中，Enablei為0時有效，與Enable2相反（即Enable；^ 為1時有效）。且電路正常工作時Enabl ei置于1。
[0087] 具體的，本發(fā)明上述實施例中，如圖5所示，所述電荷泵42包括：第六PM0S管M7、 第七PM0S管M 9、第七NM0S管M8、第八NM0S管M1(l、第九NM0S管Mn、一電流源Ip和一電流沉 IN ;其中，
[0088] 所述輸出控制電路輸出的時鐘信號Clkout+依次串聯(lián)第十六反相器116、第十七反 相器1 17、第十八反相器118后輸出反向時鐘信號Clkout+ ;
[0089] -電源VDD接所述電流源Ip的輸入端，所述電流源Ip的輸出端接分別接所述第 六PM0S管M 7的源極和所述第七PM0S管M9的源極，所述第六PM0S管M7的柵極與所述第七 NM0S管M8的柵極連接并與所述時鐘信號Clkout+連接，所述第六PM0S管M7的漏極與所述 第七NM0S管M 8的漏極連接并輸出第一電流信號1。2 ;所述第七NM0S管M8的源極與所述第八 NM0S管M1(l的源極連接并與所述電流沉IN的輸入端連接，所述電流沉IN的輸出端接地；所述 第八NM0S管M 1(l的柵極與所述第七PM0S管M9的柵極連接并與所述反向時鐘信號Clkout+ 連接，所述第七PM0S管M 9的漏極和所述第八NM0S管M1(l的漏極連接一方面輸出第二電流 信號U，另一方面與所述第九NM0S管M n的漏極連接，所述第九NM0S管Mn的源極接地，所 述第九NM0S管Mn的柵極接所述第一啟動信號startup。
[0090] 本發(fā)明實施例中，電荷泵環(huán)路在工作初始時刻由第一啟動信號startup通過Mn對 電荷泵節(jié)點V a的放電。在啟動結(jié)束時刻，與Va反比關(guān)系的壓控延遲電路控制電壓處 于最大值，進(jìn)而使壓控延遲電路產(chǎn)生最小延遲時間，導(dǎo)致整體占空比調(diào)制電路輸出時鐘在 啟動結(jié)束時刻的輸出時鐘脈沖寬度達(dá)到最大值。電荷泵采用全差分結(jié)構(gòu)，兩條支路分別由 正反向輸出時鐘信號控制。由于使用單一控制信號，消除了傳統(tǒng)電荷泵不同控制信號間的 延遲問題，此外，差分結(jié)構(gòu)的使用保證了在整個時鐘周期內(nèi)，電流源Ip電流沉IN均有電流通 路，避免了單端電荷泵充、放電電流的"斷流"現(xiàn)象，提高了輸出電流的穩(wěn)定性。且通過使用 相同尺寸M7, M8, M9, M1(l管以及偏置管使電荷泵電流源與電流沉漏極電壓與其偏置管漏極電 壓相等，從而避免了因溝道調(diào)制效應(yīng)引起的充放電電流失配。
[0091] 本發(fā)明具體實施例中，如圖6所示，所述二階低通濾波器43包括：第一電阻Rn、第 二電阻r 12、第一電容c2、第二電容cn和第三電容c12;其中，
[0092] 所述第二電容Cn、所述第一電阻Rn、所述第一電容C 2、所述第二電阻R12和所述第 三電容C12依次串聯(lián)，所述第二電容c n的另一端接地，所述第三電容c12的另一端接地；
[0093] 所述第二電容Cn和所述第一電阻Rn的連接處一方面與與所述第一電流信號1。 2 連接，另一方面輸出第一偏置信號;所述第二電阻R12和所述第三電容c12的連接處一方 面與所述第二電流信號Id連接，另一方面輸出第二偏置信號Vd。
[0094] 本發(fā)明實施例中，低通濾波器43的作用在于將電荷泵42輸出電流信號轉(zhuǎn)化為電 壓信號，由于使用結(jié)合式電荷泵，故需要兩個對稱的低通濾波結(jié)構(gòu)。為減少面積的損失，提 出低通濾波器的結(jié)構(gòu)采用帶密勒電容的二階低通濾波器，由電容值相同的C n與C12、C2以及 電阻值相同的與R12組成。該結(jié)構(gòu)可以提供的輸入占空比范圍更大。它被加在電荷泵輸 出兩端將電流信號轉(zhuǎn)化為電壓信號ν α與ve2，使得να與ve2在同一時間內(nèi)完成充放電。
[0095] 具體的，所述抖動退化放大器44包括：第八PM0S管M21、第九PM0S管M 23、第十PM0S 管 M27、第i^一 PM0S 管 M29、第十 NM0S 管 M22、第i^一 NM0S 管 M24、第十二 NM0S 管 M25、第十三 NM0S管M26、第十四匪0S管M28、第十五NM0S管M2(l和第三電阻R 2 ;其中，
[0096] 所述第八PM0S管M21的源極接一電源VDD，所述第八PM0S管M21的柵極與所述第 九PM0S管M 23的柵極相連，所述第八PM0S管M21的漏極與所述第十NM0S管M22的漏極連接， 所述第十NM0S管M 22的柵極與所述第十三NM0S管M26的柵極相連，所述第十NM0S管M22的 源極接地；所述第十三NM0S管M 26的源極接地，所述第十三NM0S管M26的漏極與所述第十一 NM0S管M24的源極和所述第十二NM0S管M25的源極連接，所述第i^一 NM0S管M24的柵極和 漏極短接并一方面與所述第一偏置信號連接，另一方面與所述第九PM0S管M 23的漏極連 接，所述第九PM0S管M23的源極接所述電源VDD ;
[0097] 所述電源VDD還與所述第十二NM0S管M25的漏極連接，所述第十二NM0S管M 25的柵 極與所述第十PM0S管M27的柵極連接并與所述第二偏置信號Vu連接；所述第十PM0S管M27 的源極與第三電阻R2連接，所述第三電阻R2的另一端與所述電源VDD連接，所述第十PM0S 管M27的漏極與所述第十四NM0S管M28的漏極連接，所述第十四NM0S管M28的源極接地，所 述第十五NM0S管M 2(l的柵極和漏極短接后與所述第十四NM0S管M28的柵極連接，且與所述 第i PM0S管M29的柵極和漏極連接并輸出所述第一電壓信號V。^ ;
[0098] 所述第十五NM0S管M2(l的源極接地，所述第^^一 PM0S管M29的源極接所述電源 VDD。
[0099] 本發(fā)明上述實施例中，電荷共享效應(yīng)會使電荷泵節(jié)點電壓Va產(chǎn)生跳變，影響時鐘 信號精度。對于電荷共享效應(yīng)的抑制，于是在全差分電荷泵的基礎(chǔ)上，在電荷泵兩條對稱支 路之間加一個跟隨器電路。跟隨器電路由M0S管Μ 21、Μ22、Μ23、Μ24、Μ25和Μ 26組成，其中Μ25為 Va的輸入管，Μ24以二極管連接形式對Μ25的漏極電位進(jìn)行提升，由于Μ 24與Μ25管子尺寸相 同，故= VC2，進(jìn)而產(chǎn)生電壓鉗位作用，從而抑制了電荷共享效應(yīng)。同理，在自偏置環(huán)路中 通過抖動退化放大器負(fù)反饋作用使Vc；3 = να。
[0100] 為降低電荷泵輸出電壓的波動，電路設(shè)計中采用抖動退化放大器和低通濾波器以 減少電荷輸出電壓紋波幅度。在電路設(shè)計中通過引入低通濾波器可以一定程度上消除高 頻雜散的影響，但是低通濾波電容的值不能很大，否則造成面積的損失。于是在ν α與火&1 間設(shè)計使用帶源級負(fù)反饋的共源級電路做抖動退化放大器，減小了輸出控制電壓的紋波大 小，從而提高整體占空比調(diào)制電路特性降低時鐘抖動。抖動退化放大器由R 2、Μ27和Μ28組 成，輸入電壓通過抖動退化放大器的放大，輸出為控制電壓，以驅(qū)動壓控延遲線來產(chǎn) 生不同的延遲時間。
[0101] 本發(fā)明上述實施例中，如圖5所示，所述壓控延時電路5包括：反相器51、充放電 電容C1和施密特觸發(fā)器52 ;
[0102] 所述施密特觸發(fā)器52用于抑制所述反相器51翻轉(zhuǎn)閾值處引入的噪聲。
[0103] 其中，所述反相器51包括：第十二PM0S管M31、第十六NM0S管M 32和第十七NM0S 管M33 ;其中，
[0104] 所述第十二PM0S管M31的源極接高電平，所述第十二PM0S管M31的柵極與所述第 十六NM0S管M 32的柵極連接并接所述反向時鐘信號Clkouf ;所述第十二PM0S管M31的漏 極與所述第十六NM0S管M32的漏極連接并與所述充放電電容C1的一端連接，所述充放電電 容C1的另一端接地；所述第十六NM0S管M 32的源極與所述第十七NM0S管M33的漏極連接， 所述第十七NM0S管M33的源極接地，所述第十七NM0S管M 33的柵極與所述第一電壓信號火&1 連接。
[0105] 具體的，本發(fā)明實施例中，所述施密特觸發(fā)器52包括：第十三PM0S管M34、第十四 PM0S管M35、第十五PM0S管M36、第十八NM0S管M37、第十九NM0S管M 38，第二十NM0S管M39、 第十九反相器119和第二十反相器1 2〇 ;其中，
[0106] 所述充放電電容C1的非接地端還與所述第十五PM0S管M36的柵極和所述第十八 NM0S管M37的柵極連接，所述第十五PM0S管M36的漏極和所述第十八NM0S管M 37的漏極連 接后與所述第十九反相器119的輸入端連接；所述第十五PM0S管M36的源極與所述第十三 PM0S管M34的漏極和所述第十四PM0S管M35的漏極連接，所述第十三PM0S管M 34的源極和 所述第十四PM0S管M35源極連接并連接高電平，所述第十三PM0S管M 34的柵極接地；
[0107] 所述第十八NM0S管M37的源極與所述第十九NM0S管M38的漏極和所述第二十NM0S 管M39的漏極連接，所述第十九NM0S管M38的源極和所述第二十NM0S管M39的源極連接并接 地，所述第十九NM0S管M 38的柵極接高電平；所述第二十NM0S管M39的柵極、所述第十九反 相器119的輸出端和所述第十四PM0S管M 35的柵極連接后與所述第二十反相器12(|的輸入端 連接，所述第二十反相器12〇的輸出端輸出所述第二電壓信號v delay。
[0108] 本發(fā)明上述實施例中，壓控延遲電路5通過調(diào)節(jié)電容Q的充放電時間來實現(xiàn)脈沖 延時，當(dāng)反向時鐘輸出信號為低電平時，V E(如圖5所示）通過開關(guān)管M31充電到電源電壓 VDD ;當(dāng)反向輸出時鐘信號為高電平時，開關(guān)管M32導(dǎo)通，M33管對電容q進(jìn)行放電，而放電電 流受M 33管的漏電流控制，所以電路的延時由控制。為降低時鐘邊沿抖動，使用M34、M35、 M36、M37、M38和M39與兩個反相器（I 19、I2CI)組成施密特觸發(fā)器對VE信號進(jìn)行鎖存調(diào)整，最終輸 出延遲信號V delay。施密特觸發(fā)器主要有兩個作用：第一，由于施密特觸發(fā)器的翻轉(zhuǎn)電平大于 或小于反相器的閾值電壓1/2VDD，所以觸發(fā)器可以抑制反相器翻轉(zhuǎn)閾值處引入的噪聲；第 二，施密特觸發(fā)器具有正反饋環(huán)路，輸出信號有更大的邊沿增益，從而降低輸出時鐘抖動。
[0109] 具體的，本發(fā)明涉及一種用于13位200MSPS流水線的A/D轉(zhuǎn)換器的時鐘占空比調(diào) 制電路，其輸入頻率可調(diào)制，范圍在20MHz到500MHz，輸入時鐘占空比可調(diào)制，范圍在10% 到90%。時鐘占空比調(diào)制電路基于延遲鎖相環(huán)原理，包含上升沿檢測電路、下降沿檢測電 路、輸出控制級、啟動電路、帶二階濾波的結(jié)合式電荷泵以及壓控延時線。其中上升沿檢測 電路與下降沿檢測電路是通過一系列緩沖器、組合邏輯與反饋產(chǎn)生的，對經(jīng)由后級電路不 斷的調(diào)制時鐘輸出信號始終進(jìn)行邊沿檢測，輸出短脈沖信號，之后，短脈沖信號通過一個由 偽NM0S邏輯組成的輸出控制級，產(chǎn)生時鐘輸出信號；結(jié)合式電荷泵將輸出信號的占空比偏 差信號轉(zhuǎn)化為電流信號；低通濾波器將電荷泵輸出的兩路電流信號轉(zhuǎn)化為兩個相互跟隨的 電壓信號，通過單級跨導(dǎo)放大器輸出控制信號；最后輸出控制信號經(jīng)過壓控延時線進(jìn)而將 信號調(diào)制到50 %的占空比。
[0110] 以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員 來說，在不脫離本發(fā)明所述原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也 應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1. 一種用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征在于，包括： 上升沿檢測電路，用于獲取低電平窄脈沖信號； 下降沿檢測電路，用于獲取高電平窄脈沖信號； 輸出控制電路，用于根據(jù)所述低電平窄脈沖信號和所述高電平窄脈沖信號輸出時鐘信 號； 電荷泵環(huán)路，用于將所述輸出時鐘信號的占空比偏差信號轉(zhuǎn)化為第一電壓信號； 壓控延時電路，用于將所述第一電壓信號進(jìn)行延時處理，得到第二電壓信號，并輸出給 所述上升沿檢測電路； 所述上升沿檢測電路獲取所述第二電壓信號的低電平窄脈沖信號，通過所述輸出控制 電路輸出預(yù)設(shè)占空比時鐘信號。
2. 根據(jù)權(quán)利要求1所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征在 于，所述輸出控制電路包括：第一 PMOS管邋）和第一 NMOS管（M2);其中， 所述第一 PMOS管（Μ)的源極接高電平，所述第一 PMOS管（Μ)的柵極接所述上升沿檢 測電路的輸出端，所述第一 PMOS管（MJ的漏極與所述第一 NMOS管（M2)的漏極連接并輸出 所述時鐘信號，所述第一 NMOS管（M2)的源極接地，所述第一 NMOS管（M2)的柵極接所述下 將沿檢測電路的輸出端。
3. 根據(jù)權(quán)利要求2所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征在 于，所述下降沿檢測電路包括：第二PMOS管（M P1)、第三PMOS管（MP2)、第二NMOS管（MN1)、第 一反相器（^、第二反相器（1 2)、第三反相器（13)、第四反相器（14)、第五反相器（15)、第六 反相器（1 6)、第七反相器（17)以及第一或非門（NOR);其中， 反向輸入時鐘信號（ClkirT) 一方面與所述第三反相器（13)連接，另一方面串聯(lián)所述第 一反相器（Ii)、第二反相器（12)，所述第二反相器（12)的輸出端與所述第三PMOS管（M P2)的 柵極連接，所述第三PMOS管（MP2)的源極接高電平，所述第三PMOS管（M P2)的漏極與所述第 二PMOS管（MP1)的源極連接，所述第二PMOS管（MP1)的漏極和所述第二NMOS管（M N1)的漏 極連接并與所述第七反相器（17)的輸入端連接，所述第二NMOS管（MN1)的源極接地；所述 第七反相器（1 7)的輸出端與所述第一或非門（NOR)的輸入端連接，所述第一或非門（NOR) 的另一輸入端與所述第三反相器（1 3)的輸出端連接；所述第一或非門（NOR)的輸出端與所 述第一 NMOS管（M2)的柵極連接； 所述輸出控制電路輸出的時鐘信號（Clkout+)串聯(lián)所述第四反相器（14)、第五反相器 (15)和第六反相器（16)后與所述第二PMOS管（MP1)的柵極和所述第二NMOS管（M N1)的柵 極連接，所述第二PMOS管（MP1)的柵極和所述第二NMOS管（MN1)的柵極相連。
4. 根據(jù)權(quán)利要求2所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征在 于，所述上升沿檢測電路包括：第四PMOS管（M p3)、第三NMOS管（MJ、第四NMOS管（Mn3)、第 五NMOS管（Mn4)、第八反相器（1 8)、第九反相器（19)、第十反相器（11(|)、第十一反相器（In)、 第十二反相器（1 12)和第一與非門（NAND);其中， 所述輸出控制電路輸出的時鐘信號（Clkout+)串聯(lián)所述第十反相器（11(|)、第十一反相 器（In)和第十二反相器（112)后連接所述第四PMOS管（Mp3)的柵極和所述第三NMOS管 (MJ柵極，所述第四PMOS管（M p3)的柵極和所述第三NMOS管（Mn2)柵極相連；所述第四 PMOS管（Mp3)的源極接高電平，所述第四PMOS管（Mp3)的漏極與所述第三NMOS管（M n2)的 漏極連接并與所述第九反相器（I9)的輸入端連接；所述第九反相器（I9)的輸出端與所述第 一與非門（NAND)的輸入端連接；所述第一與非門（NAND)的另一輸入端與正向輸入時鐘信 號（Clkin+)及所述第二電壓信號（V delay)連接，所述第一與非門（NAND)的輸出端與所述第 一 PMOS管（Ml)的柵極連接； 所述第三NMOS管（Mn2)的源極與所述第四NMOS管（Mn3)的漏極連接，所述第四NMOS管 (Mn3)的源極與所述第五NMOS管（Mn4)的漏極連接，所述第五NMOS管（Mn4)的源極接地；所述 第五NMOS管（M n4)的柵極接第一使能控制信號（Enable^，所述正向輸入時鐘信號（Clkin+) 及所述第二電壓信號（V delay)連接所述第八反相器（18)后與所述第四NMOS管（Mn3)的柵極 連接。
5. 根據(jù)權(quán)利要求1所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征在 于，所述電荷泵環(huán)路包括：啟動電路，電荷泵，二階低通濾波器以及抖動退化放大器；其中， 所述啟動電路用于對結(jié)合式電荷泵的初始狀態(tài)進(jìn)行設(shè)置； 所述電荷泵用于將所述輸出控制電路輸出的時鐘信號的占空比偏差信號轉(zhuǎn)化為兩個 電流信號； 所述二階低通濾波器用于將所述電荷泵輸出的兩個電流信號轉(zhuǎn)化為相互跟隨的電壓 信號； 所述抖動退化放大器用于將所述相互跟隨的電壓信號轉(zhuǎn)化為所述第一電壓信號。
6. 根據(jù)權(quán)利要求5所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征 在于，所述啟動電路包括：第二或非門（N0RJ、第二與非門（NANDJ、第三與非門（NAND 2)、第 十三反相器（113)、第十四反相器（114)、第十五反相器（1 15)、第一傳輸門（1\)、第二傳輸門 (τ2)、第三傳輸門（τ3)和第四傳輸門（τ 4);其中， 所述輸出控制電路輸出的時鐘信號（Clkout+)和第二使能控制信號（Enable2)作為第 二或非門（N0RJ的輸入，所述第二或非門（NOR)的輸出一方面作為第二與非門（NANDJ的 一個輸入，另一方面也作為所述第三與非門（NAND 2)的一個輸入； 一電源（VDD)接所述第一傳輸門（1\)的輸入端，所述第一傳輸門（1\)的控制信號反相 端口接正向輸入時鐘信號（Clkin+)，所述第一傳輸門（1\)的控制信號正相端口接反向輸入 時鐘信號（Clkin-)，所述第一傳輸門（1\)的輸出端與所述第二傳輸門（T 2)的輸入端連接并 與所述第二與非門（NAND)的另一個輸入端連接，所述第二傳輸門（Τ2)的控制控制信號反 相端口接正向輸入時鐘信號（Clkin+)，所述第二傳輸門（Τ 2)的控制信號正相端口接反向輸 入時鐘信號（Clkin-);所述第二傳輸門（Τ2)的輸出端和所述第二與非門（NAND)的輸出端 連接并串聯(lián)所述第十三反相器（1 13)后作為所述第三傳輸門（T3)的輸入，所述第三傳輸門 (Τ3)的控制控制信號反相端口接正向輸入時鐘信號（Clkin+)，所述第三傳輸門（Τ 3)的控制 信號正相端口接反向輸入時鐘信號（Clkin-); 所述第三傳輸門（T3)的輸出端一方面作為所述第三與非門（NAND2)的另一個輸入，另 一方面于所述第四傳輸門（τ4)的輸入端連接；所述第三與非門（NAND2)的輸出端一方面串 聯(lián)所述第十四反相器（1 14)后與所述第四傳輸門（τ4)的輸出端連接，另一方面串聯(lián)所述第 十五反相器（115)后輸出第一啟動信號（startup);所述第四傳輸門（Τ 4)的的控制控制信號 反相端口接正向輸入時鐘信號（Clkin+)，所述第四傳輸門（Τ4)的控制信號正相端口接反向 輸入時鐘信號（Clkin-)。
7. 根據(jù)權(quán)利要求6所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征在 于，所述電荷泵包括：第六PMOS管（M7)、第七PMOS管（M 9)、第七NMOS管（M8)、第八NMOS管 (M1Q)、第九NMOS管（M n)、一電流源（Ip)和一電流沉（IN);其中， 所述輸出控制電路輸出的時鐘信號（Clkout+)依次串聯(lián)第十六反相器（116)、第十七反 相器（117)和第十八反相器（118)后輸出反向時鐘信號（cikoutl ; 一電源（VDD)接所述電流源（Ip)的輸入端，所述電流源（Ip)的輸出端接分別接所述第 六PMOS管（M7)的源極和所述第七PMOS管（M9)的源極，所述第六PMOS管（M 7)的柵極與所 述第七NMOS管（M8)的柵極連接并與所述時鐘信號（Clkout+)連接，所述第六PMOS管（M 7) 的漏極與所述第七NMOS管（M8)的漏極連接并輸出第一電流信號（1。2);所述第七匪OS管 (M 8)的源極與所述第八NMOS管（M1CI)的源極連接并與所述電流沉（IN)的輸入端連接，所述 電流沉（I N)的輸出端接地；所述第八NMOS管（M1CI)的柵極與所述第七PMOS管（M9)的柵極連 接并與所述反向時鐘信號（Clkout+)連接，所述第七PMOS管（M 9)的漏極和所述第八NMOS 管（M1CI)的漏極連接一方面輸出第二電流信號（1。^，另一方面與所述第九NMOS管（Mn)的 漏極連接，所述第九NMOS管（M n)的源極接地，所述第九NMOS管（Mn)的柵極接所述第一啟 動信號（startup) 〇
8. 根據(jù)權(quán)利要求7所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征 在于，所述二階低通濾波器包括：第一電阻（Rn)、第二電阻（R 12)、第一電容（C2)、第二電容 (Cn)和第三電容（C12);其中， 所述第二電容（Cn)、所述第一電阻（Rn)、所述第一電容（C2)、所述第二電阻（R 12)和所 述第三電容（C12)依次串聯(lián)，所述第二電容（Cn)的另一端接地，所述第三電容（C12)的另一 端接地； 所述第二電容（cn)和所述第一電阻（Rn)的連接處一方面與與所述第一電流信號 (1。2)連接，另一方面輸出第一偏置信號;所述第二電阻（R12)和所述第三電容（C 12)的 連接處一方面與所述第二電流信號（IJ連接，另一方面輸出第二偏置信號（VJ。
9. 根據(jù)權(quán)利要求8所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征在 于，所述抖動退化放大器包括：第八PMOS管（M 21)、第九PMOS管（M23)、第十PMOS管（M27)、第 i^一 PMOS 管（M29)、第十 NMOS 管（M22)、第i^一 NMOS 管（M24)、第十二 NMOS 管（M25)、第十三 NMOS管（M26)、第十四NMOS管（M28)、第十五NMOS管（MJ和第三電阻（R 2);其中， 所述第八PMOS管（M21)的源極接一電源（VDD)，所述第八PMOS管（M21)的柵極與所述 第九PMOS管（M23)的柵極相連，所述第八PMOS管（M21)的漏極與所述第十NMOS管（M 22)的 漏極連接，所述第十NMOS管（M22)的柵極與所述第十三NMOS管（M26)的柵極相連，所述第十 NMOS管（M22)的源極接地；所述第十三NMOS管（M26)的源極接地，所述第十三NMOS管（M 26) 的漏極與所述第十一 NMOS管（M24)的源極和所述第十二NMOS管（M25)的源極連接，所述第 十一 NMOS管（M24)的柵極和漏極短接并一方面與所述第一偏置信號（VJ連接，另一方面與 所述第九PMOS管（M 23)的漏極連接，所述第九PMOS管（M23)的源極接所述電源（VDD); 所述電源（VDD)還與所述第十二NMOS管（M25)的漏極連接，所述第十二NMOS管（M25) 的柵極與所述第十PMOS管（M27)的柵極連接并與所述第二偏置信號（VJ連接；所述第十 PMOS管（M27)的源極與第三電阻（R2)連接，所述第三電阻（R2)的另一端與所述電源（VDD) 連接，所述第十PMOS管（M 27)的漏極與所述第十四NMOS管（M28)的漏極連接，所述第十四 NMOS管（M28)的源極接地，所述第十五NMOS管（MJ的柵極和漏極短接后與所述第十四NMOS 管（M28)的柵極連接，且與所述第十一 PM0S管（M29)的柵極和漏極連接并輸出所述第一電壓 信號（W ; 所述第十五NM0S管（MJ的源極接地，所述第十一 PM0S管（M29)的源極接所述電源 (VDD)。
10. 根據(jù)權(quán)利要求9所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征 在于，所述壓控延時電路包括：反相器、充放電電容（C1)和施密特觸發(fā)器； 所述施密特觸發(fā)器用于抑制所述反相器翻轉(zhuǎn)閾值處引入的噪聲。
11. 根據(jù)權(quán)利要求10所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征 在于，所述反相器包括：第十二PM0S管（M 31)、第十六NM0S管（M32)和第十七NM0S管（M33); 其中， 所述第十二PM0S管（M31)的源極接高電平，所述第十二PM0S管（M31)的柵極與所述第 十六NM0S管（M32)的柵極連接并接所述反向時鐘信號（Clkouf);所述第十二PM0S管（M31) 的漏極與所述第十六NM0S管（M 32)的漏極連接并與所述充放電電容（Cl)的一端連接，所 述充放電電容（C1)的另一端接地；所述第十六NM0S管（M 32)的源極與所述第十七NM0S管 (M33)的漏極連接，所述第十七NM0S管（M 33)的源極接地，所述第十七NM0S管（M33)的柵極 與所述第一電壓信號（Xtal)連接。
12. 根據(jù)權(quán)利要求11所述的用于流水線型模數(shù)轉(zhuǎn)換器的時鐘占空比校準(zhǔn)電路，其特征 在于，所述施密特觸發(fā)器包括：第十三PM0S管（M 34)、第十四PM0S管（M35)、第十五PM0S管 (M36)、第十八NM0S管（M 37)、第十九NM0S管（M38)，第二十NM0S管（M39)、第十九反相器（1 19) 和第二十反相器（U ;其中， 所述充放電電容（C1)的非接地端還與所述第十五PM0S管（M36)的柵極和所述第十八 NM0S管（M37)的柵極連接，所述第十五PM0S管（M36)的漏極和所述第十八NM0S管（M 37)的 漏極連接后與所述第十九反相器（119)的輸入端連接；所述第十五PM0S管（M 36)的源極與所 述第十三PM0S管（M34)的漏極和所述第十四PM0S管（M35)的漏極連接，所述第十三PM0S管 (M 34)的源極和所述第十四PM0S管（M35)源極連接并連接高電平，所述第十三PM0S管（M34) 的柵極接地； 所述第十八NM0S管（M37)的源極與所述第十九NM0S管（M38)的漏極和所述第二十 NM0S管（M39)的漏極連接，所述第十九NM0S管（M38)的源極和所述第二十NM0S管（M 39)的 源極連接并接地，所述第十九NM0S管（M38)的柵極接高電平；所述第二十NM0S管（M 39)的 柵極、所述第十九反相器（119)的輸出端和所述第十四PM0S管（M35)的柵極連接后與所述第 二十反相器（U的輸入端連接，所述第二十反相器（U的輸出端輸出所述第二電壓信號 (Vdelay) ?
【文檔編號】H03M1/10GK104124968SQ201410384397
【公開日】2014年10月29日 申請日期:2014年8月6日 優(yōu)先權(quán)日:2014年8月6日
【發(fā)明者】蔣櫻子, 朱樟明, 劉敏杰, 董嗣萬 申請人:西安電子科技大學(xué)