抗單粒子瞬態(tài)效應的觸發(fā)器的制造方法
【專利摘要】抗單粒子瞬態(tài)效應的觸發(fā)器，涉及集成電路領域。解決了集成電路設計中單粒子瞬態(tài)效應的發(fā)生概率越來越高，其脈沖干擾信號被集成電路系統(tǒng)中存儲單元捕獲導致電路軟錯誤的概率越來越高的問題。初始信號經(jīng)第一反相器反相后發(fā)送至第三脈沖鎖存器并輸出至異或門xor1和第二反相器，異或門xor1的輸出信號經(jīng)第三反相器反相后同時發(fā)送至第一脈沖鎖存器和第二脈沖鎖存器，第一脈沖鎖存器與第二脈沖鎖存器的輸出信號均發(fā)送至與非門，與非門的輸出信號經(jīng)第四反相器反相后發(fā)送至異或門xor2，第三脈沖鎖存器的輸出信號經(jīng)第二反相器反相后發(fā)送至第四脈沖鎖存器，第四脈沖鎖存器的輸出信號經(jīng)第五反相器反相后發(fā)送至異或門xor2，異或門xor2的輸出信號為觸發(fā)器的輸出信號。本發(fā)明適用于消除單粒子瞬態(tài)效應。
【專利說明】抗單粒子瞬態(tài)效應的觸發(fā)器
【技術(shù)領域】
[0001]本發(fā)明涉及集成電路領域，具體涉及數(shù)字電路系統(tǒng)中抗單粒子瞬態(tài)輻射效應的觸發(fā)器領域。
【背景技術(shù)】
[0002]單粒子瞬態(tài)效應(Single Event Transient, SET)是一種由于α粒子束以及中子等等高能粒子束的撞擊，誘發(fā)的電路內(nèi)的一種單粒子效應。主要表現(xiàn)為在電路系統(tǒng)中的組合邏輯節(jié)點上引發(fā)脈沖干擾信號，這種信號經(jīng)過邏輯路徑傳輸，可能被鎖存器或觸發(fā)器等等存儲單元捕獲，從而導致數(shù)字電路系統(tǒng)軟錯誤的發(fā)生。
[0003]隨著集成電路設計尺寸的不斷降低，節(jié)點電容不斷減小，特征電壓不斷降低，同時數(shù)字IC系統(tǒng)的時鐘頻率不斷上升，有數(shù)據(jù)表明，相對而言，SET效應發(fā)生概率越來越高，其脈沖干擾信號被IC系統(tǒng)中存儲單元捕獲從而引發(fā)電路軟錯誤的概率也越來越高。

【發(fā)明內(nèi)容】

[0004]本發(fā)明為了解決在集成電路設計中，由于單粒子瞬態(tài)效應的發(fā)生概率越來越高，其脈沖干擾信號被集成電路系統(tǒng)中存儲單元捕獲導致電路軟錯誤的概率越來越高的問題，提出了抗單粒子瞬態(tài)效應的觸發(fā)器。
[0005]抗單粒子瞬態(tài)效應的觸發(fā)器包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、異或門xorl、異或門xor2、與非門、第一脈沖鎖存器、第二脈沖鎖存器、第三脈沖鎖存器和第四脈沖鎖存器，初始信號D同時發(fā)送至異或門xorl和第一反相器，初始信號D經(jīng)第一反相器反相后發(fā)送至第三脈沖鎖存器，第三脈沖鎖存器的輸出信號同時發(fā)送至異或門xorl和第二反相器，異或門xorl的輸出信號P經(jīng)第三反相器反相后同時發(fā)送至第一脈沖鎖存器和第二脈沖鎖存器，第一脈沖鎖存器的輸出信號與第二脈沖鎖存器的輸出信號均發(fā)送至與非門，與非門的輸出信號check經(jīng)第四反相器反相后發(fā)送至異或門Xor2，第三脈沖鎖存器的輸出信號經(jīng)第二反相器反相后發(fā)送至第四脈沖鎖存器，第四脈沖鎖存器的輸出信號經(jīng)第五反相器反相后發(fā)送至異或門xor2，異或門xor2的輸出信號Q為抗單粒子瞬態(tài)效應的觸發(fā)器的輸出信號。
[0006]第一脈沖鎖存器、第三脈沖鎖存器和第四脈沖鎖存器的電路結(jié)構(gòu)相同，所述第一脈沖鎖存器包括第一 CMOS傳輸門、第二 CMOS傳輸門、第六反相器和第七反相器,第一 CMOS傳輸門的信號輸入端作為第一脈沖鎖存器的信號輸入端接收外部輸入信號，第二 CMOS傳輸門、第六反相器和第七反相器依次連接構(gòu)成閉環(huán)回路，第二 CMOS傳輸門的信號輸入端作為所述閉環(huán)回路的信號輸入端接收第一 CMOS傳輸門的輸出信號，第六反相器的信號輸出端作為所述閉環(huán)回路的信號輸出端，且所述閉環(huán)回路的輸出信號發(fā)送至與非門，時鐘信號clk_gl和時鐘信號clk_gl_n均發(fā)送至第一 CMOS傳輸門和第二 CMOS傳輸門的時鐘信號輸入端，用于檢測采樣第一脈沖鎖存器的透明電平控制，且時鐘信號clk_gl和時鐘信號clk_gl_n 為反相，即 clk_gl=?clk_gl_n。[0007]第二脈沖鎖存器包括第三CMOS傳輸門、第四CMOS傳輸門、第八反相器和第一或非門，第三CMOS傳輸門的信號輸入端作為第二脈沖鎖存器的信號輸入端接收外部輸入信號，第四CMOS傳輸門、第八反相器和第一或非門依次連接構(gòu)成閉環(huán)回路，第四CMOS傳輸門的信號輸入端作為所述閉環(huán)回路的信號輸入端接收第三CMOS傳輸門的輸出信號，第一或非門的信號輸入端作為所述閉環(huán)回路的信號輸出端，且所述閉環(huán)回路的輸出信號發(fā)送至與非門，時鐘信號clk_g2和時鐘信號clk_g2_n均發(fā)送至第三CMOS傳輸門和第四CMOS傳輸門的時鐘信號輸入端，用于檢測采樣第二脈沖鎖存器的透明電平控制，且時鐘信號clk_g2和時鐘信號clk_g2_n為反相，即clk_g2=?clk_g2_n,時鐘信號clk_re發(fā)送至第一或非門的一個輸入端，用于為第二脈沖鎖存器提供高電平復位控制。
[0008]抗單粒子瞬態(tài)效應的觸發(fā)器還包括本地時鐘管理單元，所述本地時鐘管理單元包括第九反相器、第二或非門、第一延遲電路、第二延遲電路、第一脈沖生成邏輯電路和第二脈沖生成邏輯電路，
[0009]時鐘信號elk同時發(fā)送至第九反相器和第一延遲電路，時鐘信號elk經(jīng)第九反相器反相后的輸出信號為時鐘信號clk_n，時鐘信號clk_n發(fā)送至第二或非門，第一延遲電路對時鐘信號elk進行延時處理后輸出時鐘信號clk_l,時鐘信號clk_l同時發(fā)送至第二延遲電路和第一脈沖生成邏輯電路，第一脈沖生成邏輯電路對時鐘信號clk_l進行脈沖生成處理后輸出時鐘信號clk_gl和時鐘信號clk_gl_n，第二延遲電路對時鐘信號clk_l進行延時處理后輸出時鐘信號clk_2，時鐘信號clk_2同時發(fā)送至第二或非門和第二脈沖生成邏輯電路，第二脈沖生成邏輯電路對時鐘信號clk_2進行脈沖生成處理后輸出時鐘信號clk_g2和時鐘信號clk_g2_n，時鐘信號clk_n與時鐘信號clk_2經(jīng)第二或非門計算后輸出時鐘信號 clk_re,即 clk_re=clk_n ? clk_2。
[0010]第一脈沖生成邏輯電路和第二脈沖生成邏輯電路的電路結(jié)構(gòu)相同，所述第一脈沖生成邏輯電路包括PMOS管、NMOS管、與門、第十反相器和第十一反相器，時鐘信號同時發(fā)送至與門和PMOS管，PMOS管的輸出信號同時發(fā)送至與門和NMOS管，與門的輸出信號依次經(jīng)第十反相器和第十一反相器的反相后與NMOS管的輸出信號匯聚并輸出時鐘信號clk_g2和時鐘信號clk_g2_n。
[0011]有益效果:本發(fā)明提出的抗單粒子瞬態(tài)效應的觸發(fā)器在有效地降低甚至消除單粒子瞬態(tài)效應對數(shù)字集成電路系統(tǒng)的影響的同時，額外面積消耗較小，時序要求簡單，對數(shù)字集成電路系統(tǒng)性能影響小；異或門Xorl和x0r2所需要的輸入信號的反相信號可以由觸發(fā)器內(nèi)部節(jié)點提供，不需要添加額外的反相器，從而節(jié)約一定的面積消耗。
【專利附圖】

【附圖說明】
[0012]圖1為【具體實施方式】一所述的抗單粒子瞬態(tài)效應的觸發(fā)器的電氣原理示意圖；
[0013]圖2為【具體實施方式】四所述的本地時鐘管理電路的電氣原理示意圖；
[0014]圖3為【具體實施方式】六所述的第一脈沖生成邏輯電路23的電氣原理示意圖；
[0015]圖4為一個正常的輸入信號以及本發(fā)明所述觸發(fā)器內(nèi)部節(jié)點nodel和node2上形成波形圖；
[0016]圖5為一個被本發(fā)明所述觸發(fā)器捕獲的寬度為L的SET干擾脈沖在節(jié)點nodel和node2上形成的波形圖；[0017]圖6為未被本發(fā)明所述觸發(fā)器捕獲的單粒子瞬態(tài)效應干擾脈沖在節(jié)點nodel和node2上形成的波形圖；
[0018]圖7為【具體實施方式】六所述的第一脈沖生成邏輯電路23的輸出信號波形圖；
[0019]圖8為【具體實施方式】四所述的本地時鐘管理電路的輸出信號波形圖。
【具體實施方式】
[0020]【具體實施方式】一、結(jié)合圖1說明本【具體實施方式】，本實施方式所述的抗單粒子瞬態(tài)效應的觸發(fā)器包括第一反相器1、第二反相器2、第三反相器3、第四反相器4、第五反相器
5、異或門xorl、異或門xor2、與非門6、第一脈沖鎖存器7、第二脈沖鎖存器8、第三脈沖鎖存器9和第四脈沖鎖存器10，
[0021]初始信號D同時發(fā)送至異或門xorl和第一反相器I，初始信號D經(jīng)第一反相器I反相后發(fā)送至第三脈沖鎖存器9，第三脈沖鎖存器9的輸出信號同時發(fā)送至異或門xorl和第二反相器2，異或門xorl的輸出信號P經(jīng)第三反相器3反相后同時發(fā)送至第一脈沖鎖存器7和第二脈沖鎖存器8，第一脈沖鎖存器7的輸出信號與第二脈沖鎖存器8的輸出信號均發(fā)送至與非門6，與非門6的輸出信號check經(jīng)第四反相器4反相后發(fā)送至異或門Xor2，第三脈沖鎖存器9的輸出信號經(jīng)第二反相器2反相后發(fā)送至第四脈沖鎖存器10，第四脈沖鎖存器10的輸出信號經(jīng)第五反相器5反相后發(fā)送至異或門xor2,異或門xor2的輸出信號Q為抗單粒子瞬態(tài)效應的觸發(fā)器的輸出信號。
[0022]【具體實施方式】二、結(jié)合圖1說明本【具體實施方式】，本【具體實施方式】與【具體實施方式】一所述的抗單粒子瞬態(tài)效應的觸發(fā)器的區(qū)別在于，第一脈沖鎖存器7、第三脈沖鎖存器9和第四脈沖鎖存器10的電路結(jié)構(gòu)相同，所述第一脈沖鎖存器7包括第一 CMOS傳輸門11、第二 CMOS傳輸門12、第六反相器13和第七反相器14,
[0023]第一 CMOS傳輸門11的信號輸入端作為第一脈沖鎖存器7的信號輸入端接收外部輸入信號，第二 CMOS傳輸門12、第六反相器13和第七反相器14依次連接構(gòu)成閉環(huán)回路，第二 CMOS傳輸門12的信號輸入端作為所述閉環(huán)回路的信號輸入端接收第一 CMOS傳輸門11的輸出信號，第六反相器13的信號輸出端作為所述閉環(huán)回路的信號輸出端，且所述閉環(huán)回路的輸出信號發(fā)送至與非門6，時鐘信號clk_gl和時鐘信號clk_gl_n均發(fā)送至第一 CMOS傳輸門11和第二 CMOS傳輸門12的時鐘信號輸入端，用于檢測采樣第一脈沖鎖存器7的透明電平控制，且時鐘信號clk_gl和時鐘信號clk_gl_n為反相，即clk_gl=?clk_gl_n。
[0024]【具體實施方式】三、結(jié)合圖1說明本【具體實施方式】，本【具體實施方式】與【具體實施方式】一所述的抗單粒子瞬態(tài)效應的觸發(fā)器的區(qū)別在于，第二脈沖鎖存器8包括第三CMOS傳輸門15、第四CMOS傳輸門16、第八反相器17和第一或非門18，
[0025]第三CMOS傳輸門15的信號輸入端作為第二脈沖鎖存器8的信號輸入端接收外部輸入信號，第四CMOS傳輸門16、第八反相器17和第一或非門18依次連接構(gòu)成閉環(huán)回路,第四CMOS傳輸門16的信號輸入端作為所述閉環(huán)回路的信號輸入端接收第三CMOS傳輸門15的輸出信號，第一或非門18的信號輸入端作為所述閉環(huán)回路的信號輸出端，且所述閉環(huán)回路的輸出信號發(fā)送至與非門6，時鐘信號clk_g2和時鐘信號clk_g2_n均發(fā)送至第三CMOS傳輸門15和第四CMOS傳輸門16的時鐘信號輸入端，用于檢測采樣第二脈沖鎖存器8的透明電平控制，且時鐘信號clk_g2和時鐘信號clk_g2_n為反相，即clk_g2=?clk_g2_n,時鐘信號clk_re發(fā)送至第一或非門18的一個輸入端，用于為第二脈沖鎖存器8提供高電平復位控制。
[0026]【具體實施方式】四、結(jié)合圖2說明本【具體實施方式】，本【具體實施方式】與【具體實施方式】一、二或三所述的抗單粒子瞬態(tài)效應的觸發(fā)器的區(qū)別在于，它還包括本地時鐘管理單元，所述本地時鐘管理單元包括第九反相器19、第二或非門20、第一延遲電路21、第二延遲電路22、第一脈沖生成邏輯電路23和第二脈沖生成邏輯電路24，
[0027]時鐘信號elk同時發(fā)送至第九反相器19和第一延遲電路21，時鐘信號elk經(jīng)第九反相器19反相后的輸出信號為時鐘信號clk_n,時鐘信號clk_n發(fā)送至第二或非門20,第一延遲電路21對時鐘信號elk進行延時處理后輸出時鐘信號clk_l,時鐘信號clk_l同時發(fā)送至第二延遲電路22和第一脈沖生成邏輯電路23，第一脈沖生成邏輯電路23對時鐘信號clk_l進行脈沖生成處理后輸出時鐘信號clk_gl和時鐘信號clk_gl_n,第二延遲電路22對時鐘信號clk_l進行延時處理后輸出時鐘信號clk_2,時鐘信號clk_2同時發(fā)送至第二或非門20和第二脈沖生成邏輯電路24，第二脈沖生成邏輯電路24對時鐘信號clk_2進行脈沖生成處理后輸出時鐘信號clk_g2和時鐘信號clk_g2_n,時鐘信號clk_n與時鐘信號clk_2經(jīng)第二或非門20計算后輸出時鐘信號clk_re,即clk_re=clk_n ? clk_2。
[0028]本實施方式中，第一延遲電路21和第二延遲電路22均由反相器鏈構(gòu)成，用于提供時鐘延遲，與第一脈沖生成邏輯電路23和第二脈沖生成邏輯電路24共同提供第一脈沖鎖存器7、第二脈沖鎖存器8、第三脈沖鎖存器9和第四脈沖鎖存器10所需要的不同透明電平。
[0029]本實施方式中，時鐘信號elk和時鐘信號clk_n用于檢測米樣第三脈沖鎖存器9和第四脈沖鎖存器10的透明電平控制，且時鐘信號elk與時鐘信號clk_n為互補關(guān)系，即elk=~clk_n。
[0030]【具體實施方式】五、結(jié)合圖3說明本【具體實施方式】，本【具體實施方式】與【具體實施方式】四所述的抗單粒子瞬態(tài)效應的觸發(fā)器的區(qū)別在于，第一脈沖生成邏輯電路23和第二脈沖生成邏輯電路24的電路結(jié)構(gòu)相同，所述第一脈沖生成邏輯電路23包括PMOS管25、NM0S管26、與門27、第十反相器28和第十一反相器29，
[0031]時鐘信號同時發(fā)送至與門27和PMOS管25，PMOS管25的輸出信號同時發(fā)送至與門27和NMOS管26，與門27的輸出信號依次經(jīng)第十反相器28和第十一反相器29的反相后與NMOS管26的輸出信號匯聚并輸出時鐘信號clk_g2和時鐘信號clk_g2_n。
[0032]本實施方式中，第一脈沖生成邏輯電路23和第二脈沖生成邏輯電路24均用于在時鐘上升沿生成短脈沖，短脈沖寬度由與門27和反相器鏈決定，可適當增加或減小反相器的個數(shù)以調(diào)整短脈沖寬度的大小，輸出信號的波形圖如圖7所示。
[0033]如圖4所示為一個正常的輸入信號以及本發(fā)明所述觸發(fā)器內(nèi)部節(jié)點nodel和node2上形成波形圖，圖5為一個被本發(fā)明所述觸發(fā)器捕獲的寬度為L的SET干擾脈沖在節(jié)點nodel和node2上形成的波形圖。圖4和圖5的兩條虛線分別代表第一脈沖鎖存器7、第二脈沖鎖存器8的米樣時間點，以時鐘上升沿為參考，第一次米樣時間為tl,第二次米樣時間為t2，要求:tl-t2≥L且tl≥L ;輸出信號P表示初始信號D與節(jié)點nodel上的信號經(jīng)由異或門xorl產(chǎn)生的信號，則在圖3中的兩個采樣點，初始信號D和節(jié)點nodel上的信號的邏輯電平分別為11，11，則？1=?2=0，表示接收信號正常，在圖5，初始信號D和節(jié)點nodel上的信號的邏輯電平分別為01，01，則P1=P2=1，表示接收到干擾脈沖信號。
[0034]當輸入信號收到單粒子瞬態(tài)脈沖干擾，但是未在時鐘邊沿被觸發(fā)器捕獲，以圖6波形為例，此時，初始信號D和節(jié)點nodel上的信號的邏輯電平分別為10，00，則Pl=l，P2=0,同理，當P1=0，P2=l時，亦表示有干擾脈沖信號，但未被觸發(fā)器捕獲，從而沒有引發(fā)軟錯誤。
[0035]所以，當Pl=I且P2=l時，以check=Pl&P2,則可以通過check判定是否有單粒子瞬態(tài)干擾脈沖并且被觸發(fā)器捕獲，然后通過異或邏輯關(guān)系輸出正確的狀態(tài)。
[0036]圖8本地時鐘管理電路中各輸出信號波形圖，本地時鐘管理電路作為一個共享單元，為數(shù)字集成電路系統(tǒng)以及本發(fā)明所述的觸發(fā)器提供所需要的各種全局和半全局信號。
[0037]其中，clk_re為第二脈沖鎖存器8提供高電平復位控制，從而為單粒子瞬態(tài)效應判斷信號check提供周期性的復位，以減弱在發(fā)生并且判斷一次單粒子瞬態(tài)效應事件之后下一個時鐘周期接收正常信號時由check信號恢復延遲導致的毛刺。
[0038]本發(fā)明所涉及的觸發(fā)器為保證正常功能，需要所應用的邏輯路徑下的污染延遲Tcd滿足:Tcd>t2+t_pulse,其中，t_pulse為短脈沖寬度。
【權(quán)利要求】
1.抗單粒子瞬態(tài)效應的觸發(fā)器，其特征在于，它包括第一反相器(I)、第二反相器(2)、第三反相器(3)、第四反相器(4)、第五反相器(5)、異或門(xorl)、異或門(xor2)、與非門(6)、第一脈沖鎖存器(7)、第二脈沖鎖存器(8)、第三脈沖鎖存器(9)和第四脈沖鎖存器(10)， 初始信號D同時發(fā)送至異或門(xorl)和第一反相器(1)，初始信號D經(jīng)第一反相器(O反相后發(fā)送至第三脈沖鎖存器(9)，第三脈沖鎖存器(9)的輸出信號同時發(fā)送至異或門(xorl)和第二反相器(2)，異或門(xorl)的輸出信號P經(jīng)第三反相器(3)反相后同時發(fā)送至第一脈沖鎖存器(7)和第二脈沖鎖存器(8)，第一脈沖鎖存器(7)的輸出信號與第二脈沖鎖存器(8)的輸出信號均發(fā)送至與非門(6)，與非門(6)的輸出信號check經(jīng)第四反相器(4)反相后發(fā)送至異或門(xor2)，第三脈沖鎖存器(9)的輸出信號經(jīng)第二反相器(2)反相后發(fā)送至第四脈沖鎖存器(10)，第四脈沖鎖存器(10)的輸出信號經(jīng)第五反相器(5)反相后發(fā)送至異或門(xor2)，異或門(xor2)的輸出信號Q為抗單粒子瞬態(tài)效應的觸發(fā)器的輸出信號。
2.根據(jù)權(quán)利要求1所述的抗單粒子瞬態(tài)效應的觸發(fā)器，其特征在于，第一脈沖鎖存器(7)、第三脈沖鎖存器(9)和第四脈沖鎖存器(10)的電路結(jié)構(gòu)相同，所述第一脈沖鎖存器(7)包括第一 CMOS傳輸門(11)、第二 CMOS傳輸門(12)、第六反相器(13)和第七反相器(14)， 第一 CMOS傳輸門(11)的信號輸入端作為第一脈沖鎖存器(7)的信號輸入端接收外部輸入信號，第二 CMOS傳輸門(12)、第六反相器(13)和第七反相器(14)依次連接構(gòu)成閉環(huán)回路，第二 CMOS傳輸門(12)的信號輸入端作為所述閉環(huán)回路的信號輸入端接收第一 CMOS傳輸門(11)的輸出信號，第六反相器(13)的信號輸出端作為所述閉環(huán)回路的信號輸出端，且所述閉環(huán)回路的輸出信號發(fā)送至與非門(6)，時鐘信號clk_gl和時鐘信號clk_gl_n均發(fā)送至第一 CMOS傳輸門(11)和第二 CMOS傳輸門(12)的時鐘信號輸入端,用于檢測米樣第一脈沖鎖存器(7)的透明電平控制，且時鐘信號clk_gl和時鐘信號clk_gl_n為反相，即clk_gl=~clk_gl_n。
3.根據(jù)權(quán)利要求1所述的抗單粒子瞬態(tài)效應的觸發(fā)器，其特征在于，第二脈沖鎖存器(8)包括第三CMOS傳輸門(15)、第四CMOS傳輸門(16)、第八反相器(17)和第一或非門(18)， 第三CMOS傳輸門(15)的信號輸入端作為第二脈沖鎖存器(8)的信號輸入端接收外部輸入信號，第四CMOS傳輸門(16)、第八反相器(17)和第一或非門(18)依次連接構(gòu)成閉環(huán)回路，第四CMOS傳輸門(16)的信號輸入端作為所述閉環(huán)回路的信號輸入端接收第三CMOS傳輸門(15)的輸出信號，第一或非門(18)的信號輸入端作為所述閉環(huán)回路的信號輸出端，且所述閉環(huán)回路的輸出信號發(fā)送至與非門(6)，時鐘信號clk_g2和時鐘信號clk_g2_n均發(fā)送至第三CMOS傳輸門(15)和第四CMOS傳輸門(16)的時鐘信號輸入端,用于檢測米樣第二脈沖鎖存器(8)的透明電平控制，且時鐘信號clk_g2和時鐘信號clk_g2_n為反相，即clk_g2=~clk_g2_n,時鐘信號clk_re發(fā)送至第一或非門(18)的一個輸入端,用于為第二脈沖鎖存器(8)提供高電平復位控制。
4.根據(jù)權(quán)利要求1所述的抗單粒子瞬態(tài)效應的觸發(fā)器，其特征在于，它還包括本地時鐘管理單元，所述本地時鐘管理單元包括第九反相器(19)、第二或非門(20)、第一延遲電路(21)、第二延遲電路(22)、第一脈沖生成邏輯電路(23)和第二脈沖生成邏輯電路(24)，時鐘信號elk同時發(fā)送至第九反相器(19)和第一延遲電路(21)，時鐘信號elk經(jīng)第九反相器(19)反相后的輸出信號為時鐘信號clk_n,時鐘信號clk_n發(fā)送至第二或非門(20),第一延遲電路(21)對時鐘信號elk進行延時處理后輸出時鐘信號clk_l,時鐘信號clk_l同時發(fā)送至第二延遲電路(22)和第一脈沖生成邏輯電路(23)，第一脈沖生成邏輯電路(23)對時鐘信號clk_l進行脈沖生成處理后輸出時鐘信號clk_gl和時鐘信號clk_gl_n，第二延遲電路(22)對時鐘信號clk_l進行延時處理后輸出時鐘信號clk_2，時鐘信號clk_2同時發(fā)送至第二或非門(20)和第二脈沖生成邏輯電路(24)，第二脈沖生成邏輯電路(24)對時鐘信號clk_2進行脈沖生成處理后輸出時鐘信號clk_g2和時鐘信號clk_g2_n,時鐘信號clk_n與時鐘信號clk_2經(jīng)第二或非門(20)計算后輸出時鐘信號clk_re，即clk_re=clk_n ? clk_2。
5.根據(jù)權(quán)利要求4所述的抗單粒子瞬態(tài)效應的觸發(fā)器，其特征在于，第一脈沖生成邏輯電路(23)和第二脈沖生成邏輯電路(24)的電路結(jié)構(gòu)相同，所述第一脈沖生成邏輯電路(23)包括PMOS管(25)、NMOS管(26)、與門(27)、第十反相器(28)和第十一反相器(29)， 時鐘信號同時發(fā)送至與門(27 )和PMOS管(25 )，PMOS管(25 )的輸出信號同時發(fā)送至與門(27)和NMOS管(26)，與門(27)的輸出信號依次經(jīng)第十反相器(28)和第十一反相器(29)的反相后與NMOS管(26 )的輸出信號匯聚并輸出時鐘信號clk_g2和時鐘信號clk_g2_n。
【文檔編號】H03K3/02GK103812472SQ201410074893
【公開日】2014年5月21日 申請日期:2014年3月3日 優(yōu)先權(quán)日:2014年3月3日
【發(fā)明者】肖立伊, 趙強, 郭靖, 李林哲, 楊靜 申請人:哈爾濱工業(yè)大學