鎖存器與其操作方法與比較器的制造方法
【專利摘要】一種鎖存器與其操作方法與使用該鎖存器的比較器。此鎖存器包括第一、第二交叉耦合對(duì)以及第一、第二晶體管對(duì)。第一交叉耦合對(duì)的第一與第二電流路徑的第一端分別耦接至第一晶體管對(duì)的第一與第二晶體管的第一端。第二交叉耦合對(duì)的第三與第四電流路徑的第一端分別耦接至第二晶體管對(duì)的第三與第四晶體管的第一端。第三與第四晶體管的控制端分別耦接至第一與第二電流路徑。第一與第二晶體管的控制端分別耦接至第三與第四電流路徑。
【專利說(shuō)明】鎖存器與其操作方法與比較器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種電子電路，且特別是有關(guān)于一種鎖存器(latch)與其操作方法與使用該鎖存器的比較器。

【背景技術(shù)】
[0002]低供給電壓(low supply voltage)電路設(shè)計(jì)是低功率應(yīng)用的研究趨勢(shì)。為了達(dá)至IJ低功率消耗而把電路的供給電壓降低，這是一種常見(jiàn)的手段。但是隨著供給電壓降低，一般鎖存器在操作上可能會(huì)遇到許多的瓶頸，例如操作速度會(huì)變慢，延遲時(shí)間明顯上升等。
[0003]圖1所示為一般鎖存器200的電路方塊圖，其通過(guò)兩個(gè)交叉耦合對(duì)電路疊接而成。在信號(hào)轉(zhuǎn)態(tài)過(guò)程中，當(dāng)圖1所示鎖存器200的信號(hào)OUTP=信號(hào)OUTN時(shí)，電路將操作于共模(common mode)條件。此時(shí)，圖1所示鎖存器200電路可簡(jiǎn)化為直流半電路示意圖，如圖2所示。在共模操作條件下，且不考慮通道長(zhǎng)度調(diào)變效應(yīng)的影響，假設(shè)NMOS晶體管與PMOS晶體管特性相同，為了使所有的NMOS晶體與PMOS晶體管皆得到最大的跨導(dǎo)(transconductance)，以獲得最大的信號(hào)放大增益，必須使得圖2的信號(hào)OUTP=OUTn= (Vdd-Vss)/2。若要讓晶體管得到更大的信號(hào)增益，進(jìn)以提升鎖存器200電路的操作速度，須使得晶體管的過(guò)驅(qū)動(dòng)電壓(overdrive voltage)提升。然而，對(duì)于鎖存器200電路結(jié)構(gòu)而言，提升過(guò)驅(qū)動(dòng)電壓可能是無(wú)法達(dá)成的，因OUTP與OUTN的最大直流電壓操作條件為(Vdd-Vss)/2。


【發(fā)明內(nèi)容】

[0004]本發(fā)明的一種鎖存器包括第一交叉稱合對(duì)(cross-coupled pair)電路、第一晶體管對(duì)(transistor pair)電路、第二晶體管對(duì)電路以及第二交叉稱合對(duì)電路。第一交叉率禹合對(duì)電路包含第一電流路徑與第二電流路徑，其中第一電流路徑的控制端耦接至第二電流路徑，而第二電流路徑的控制端耦接至第一電流路徑。第二交叉耦合對(duì)電路包含第三電流路徑與第四電流路徑，其中第三電流路徑的控制端耦接至第四電流路徑，第四電流路徑的控制端耦接至第三電流路徑。第一晶體管對(duì)電路包含第一晶體管與第二晶體管。第一晶體管的控制端耦接至第三電流路徑，第一晶體管的第一端耦接至第一電流路徑的第一端。第二晶體管的控制端耦接至第四電流路徑，第二晶體管的第一端耦接至第二電流路徑的第一端。第二晶體管對(duì)電路包含第三晶體管與第四晶體管。第三晶體管的控制端耦接至第一電流路徑，第三晶體管的第一端耦接至第三電流路徑的第一端。第四晶體管的控制端耦接至第二電流路徑，第四晶體管的第一端耦接至第四電流路徑的第一端。
[0005]本發(fā)明的一種鎖存器的操作方法包括:配置包含有一第一電流路徑與一第二電流路徑的一第一交叉耦合對(duì)電路，其中該第一電流路徑的一控制端耦接至該第二電流路徑，而該第二電流路徑的一控制端耦接至該第一電流路徑；配置包含有一第一晶體管與一第二晶體管的一第一晶體管對(duì)電路，其中該第一晶體管的第一端耦接至該第一電流路徑的第一端，而該第二晶體管的第一端耦接至該第二電流路徑的第一端；配置包含有一第三晶體管與一第四晶體管的一第二晶體管對(duì)電路，其中該第三晶體管的控制端耦接至該第一電流路徑，而該第四晶體管的控制端耦接至該第二電流路徑；配置包含有一第三電流路徑與一第四電流路徑的一第二交叉耦合對(duì)電路，其中該第三電流路徑的一控制端耦接至該第四電流路徑，該第四電流路徑的一控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至該第三晶體管的第一端，該第四電流路徑的第一端耦接至該第四晶體管的第一端，該第一晶體管的控制端耦接至該第三電流路徑，而該第二晶體管的控制端耦接至該第四電流路徑；在將一輸入信號(hào)注入所述第一電流路徑、所述第二電流路徑、所述第三電流路徑或所述第四電流路徑后的一信號(hào)轉(zhuǎn)態(tài)期間，由該第一交叉耦合對(duì)電路以及該第二交叉耦合對(duì)電路將注入的該輸入信號(hào)放大；以及在穩(wěn)態(tài)期間，由所述第一晶體管對(duì)電路截止所述第一電流路徑或所述第二電流路徑的靜態(tài)電流，以及由所述第二晶體管對(duì)電路截止所述第三電流路徑或所述第四電流路徑的靜態(tài)電流。
[0006]本發(fā)明的一種比較器包括第一交叉耦合對(duì)電路、第一晶體管對(duì)電路、第二晶體管對(duì)電路、第二交叉耦合對(duì)電路、第一開關(guān)、第二開關(guān)、控制電路以及動(dòng)態(tài)前置放大器電路。第一交叉耦合對(duì)電路包含第一電流路徑與第二電流路徑，其中第一電流路徑的控制端耦接至第二電流路徑，而第二電流路徑的控制端耦接至第一電流路徑。第二交叉耦合對(duì)電路包含第三電流路徑與第四電流路徑，其中第三電流路徑的控制端耦接至第四電流路徑，第四電流路徑的控制端耦接至第三電流路徑。第一晶體管對(duì)電路包含第一晶體管與第二晶體管，其中第一晶體管的第一端耦接至第一電流路徑的第一端，第二晶體管的第一端耦接至第二電流路徑的第一端。第二晶體管對(duì)電路包含第三晶體管與第四晶體管，其中第三晶體管的控制端耦接至第一交叉耦合對(duì)電路的第一電流路徑，而第四晶體管的控制端耦接至第一交叉耦合對(duì)電路的第二電流路徑。第三電流路徑的第一端耦接至第三晶體管的第一端，第四電流路徑的第一端耦接至第四晶體管的第一端，第一晶體管的控制端耦接至第三電流路徑，而第二晶體管的控制端耦接至第四電流路徑。第一開關(guān)的第一端耦接至該第一電流路徑的第二端與該第二電流路徑的第二端，該第一開關(guān)的第二端耦接至第一電源電壓。第二開關(guān)的第一端耦接至該第三電流路徑的第二端與該第四電流路徑的第二端，該第二開關(guān)的第二端耦接至第二電源電壓?？刂齐娐钒ǖ谝豢刂齐娐贰⒌诙刂齐娐坊虻谌刂齐娐?。動(dòng)態(tài)前置放大器電路依照第一輸入信號(hào)與第二輸入信號(hào)進(jìn)行前置放大器操作，以對(duì)應(yīng)輸出第一內(nèi)部信號(hào)與第二內(nèi)部信號(hào)至所述控制電路。其中，所述第一控制電路包括第三開關(guān)、第四開關(guān)、第五開關(guān)、第六開關(guān)與第七開關(guān)；該第三開關(guān)的第一端耦接至該第三晶體管的控制端；該第三開關(guān)的第二端耦接至參考電壓；該第四開關(guān)的第一端耦接至該第四晶體管的控制端；該第四開關(guān)的第二端耦接至該參考電壓；該第五開關(guān)的第一端耦接至該第一晶體管的控制端；該第六開關(guān)的第一端耦接至該第二晶體管的控制端；該第七開關(guān)的第一端耦接至該第五開關(guān)的第二端與該第六開關(guān)的第二端；該第七開關(guān)的第二端耦接至該參考電壓；該動(dòng)態(tài)前置放大器電路輸出該第一內(nèi)部信號(hào)至該第四開關(guān)的控制端與該第五開關(guān)的控制端；以及該動(dòng)態(tài)前置放大器電路輸出該第二內(nèi)部信號(hào)至該第三開關(guān)的控制端與該第六開關(guān)的控制端。其中，所述第二控制電路包括第三開關(guān)與第四開關(guān)；該第三開關(guān)的第一端耦接至該第三晶體管的控制端；該第三開關(guān)的第二端耦接至參考電壓；該第四開關(guān)的第一端耦接至該第四晶體管的控制端；該第四開關(guān)的第二端耦接至該參考電壓；該動(dòng)態(tài)前置放大器電路輸出該第一內(nèi)部信號(hào)至該第四開關(guān)的控制端；以及該動(dòng)態(tài)前置放大器電路輸出該第二內(nèi)部信號(hào)至該第三開關(guān)的控制端。其中，所述第三控制電路包括第五開關(guān)、第六開關(guān)與第七開關(guān)；該第五開關(guān)的第一端耦接至該第一晶體管的控制端；該第六開關(guān)的第一端耦接至該第二晶體管的控制端；該第七開關(guān)的第一端耦接至該第五開關(guān)的第二端與該第六開關(guān)的第二端；該第七開關(guān)的第二端耦接至該參考電壓；該動(dòng)態(tài)前置放大器電路輸出該第一內(nèi)部信號(hào)至第五開關(guān)的控制端，以及該動(dòng)態(tài)前置放大器電路輸出該第二內(nèi)部信號(hào)至第六開關(guān)的控制端。
[0007]為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附圖式作詳細(xì)說(shuō)明如下。

【專利附圖】

【附圖說(shuō)明】
[0008]圖1是一般鎖存器電路的電路方塊圖；
[0009]圖2為說(shuō)明圖1所示一般鎖存器電路，于共模操作條件時(shí)的直流半電路示意圖；
[0010]圖3是依照本發(fā)明實(shí)施例說(shuō)明一種鎖存器的電路方塊示意圖；
[0011]圖4是依照本發(fā)明實(shí)施例說(shuō)明圖3所示一種鎖存器的電路示意圖；
[0012]圖5為依照本發(fā)明實(shí)施例說(shuō)明圖4所示一種鎖存器的電路，于共模操作條件時(shí)的直流半電路不意圖；
[0013]圖6是依照本發(fā)明另一實(shí)施例說(shuō)明圖3所示交叉耦合對(duì)電路110的電路示意圖；
[0014]圖7是依照本發(fā)明另一實(shí)施例說(shuō)明圖3所示交叉耦合對(duì)電路140的電路示意圖；
[0015]圖8是依照本發(fā)明另一實(shí)施例說(shuō)明圖3所示第一晶體管對(duì)電路120的電路示意圖；
[0016]圖9是依照本發(fā)明又一實(shí)施例說(shuō)明圖3所示第一晶體管對(duì)電路120的電路示意圖；
[0017]圖10是依照本發(fā)明再一實(shí)施例說(shuō)明圖3所示第一晶體管對(duì)電路120的電路示意圖；
[0018]圖11是依照本發(fā)明另一實(shí)施例說(shuō)明圖3所示第二晶體管對(duì)電路130的電路示意圖；
[0019]圖12是依照本發(fā)明又一實(shí)施例說(shuō)明圖3所示第二晶體管對(duì)電路130的電路示意圖；
[0020]圖13是依照本發(fā)明再一實(shí)施例說(shuō)明圖3所示第二晶體管對(duì)電路130的電路示意圖；
[0021]圖14是依照本發(fā)明另一實(shí)施例說(shuō)明一種含時(shí)脈信號(hào)控制的鎖存器電路方塊示意圖；
[0022]圖15A?圖15B是依照本發(fā)明另一實(shí)施例說(shuō)明一種含時(shí)脈信號(hào)控制的比較器電路方塊意圖；
[0023]圖16是依照本發(fā)明實(shí)施例說(shuō)明圖15A?圖15B所示比較器的輸出信號(hào)擷取電路的示意圖。
[0024]其中，附圖標(biāo)記:
[0025]100、200、1400:鎖存器
[0026]1500:比較器
[0027]110:第一交叉耦合對(duì)電路
[0028]111、112、123、124、133、134、141、142、1511、1512、1513、1514、1515、1611、1612、
1613、1614、1615、1616:晶體管
[0029]113、114、143、144:阻抗
[0030]120:第一晶體管對(duì)電路
[0031]121:第一晶體管
[0032]122:第二晶體管
[0033]125、126、127、135、136、137、1410、1420、1430、1440、1520、1530、1540、1550、1560:
開關(guān)
[0034]130:第二晶體管對(duì)電路
[0035]131:第三晶體管
[0036]132:第四晶體管
[0037]140:第二交叉耦合對(duì)電路
[0038]601、602、701、702、801、802、901、902、1001、1002、I101、I102、1201、1202、1301、1302:節(jié)點(diǎn)
[0039]1510:動(dòng)態(tài)前置放大器電路
[0040]1610:輸出級(jí)電路
[0041]CLK、CLKb:時(shí)脈信號(hào)
[0042]OUTP、OUTN、OUTPl、OUTNl、0UTP2、0UTN2、Vqp1、Vqm1、Vqp2、Vom2:信號(hào)
[0043]Vdd:系統(tǒng)供給電壓
[0044]Vss:接地電壓
[0045]Vref、Vrefl、Vref2:參考電壓
[0046]VIP、VIM:輸入信號(hào)
[0047]VDP、VDM:內(nèi)部信號(hào)

【具體實(shí)施方式】
[0048]請(qǐng)參考附圖所示，本發(fā)明的以上及額外目的、特征及優(yōu)點(diǎn)將通過(guò)本發(fā)明的較佳實(shí)施例的以下闡釋性及非限制性詳細(xì)描敘予以更好地理解。
[0049]在本案說(shuō)明書全文(包括權(quán)利要求書)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接于第二裝置，則應(yīng)該被解釋成該第一裝置可以直接連接于該第二裝置，或者該第一裝置可以通過(guò)其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實(shí)施方式中使用相同標(biāo)號(hào)的元件/構(gòu)件/步驟代表相同或類似部分。不同實(shí)施例中使用相同標(biāo)號(hào)或使用相同用語(yǔ)的組件/構(gòu)件/步驟可以相互參照相關(guān)說(shuō)明。
[0050]圖3是依照本發(fā)明實(shí)施例說(shuō)明一種鎖存器100的電路方塊示意圖。鎖存器100包括第一交叉I禹合對(duì)(cross-coupled pair)電路110、第一晶體管對(duì)(transistor pair)電路120、第二晶體管對(duì)電路130以及第二交叉耦合對(duì)電路140。第一交叉耦合對(duì)電路110包含第一電流路徑與第二電流路徑，其中第一電流路徑的控制端耦接至第二電流路徑，而第二電流路徑的控制端耦接至第一電流路徑。舉例來(lái)說(shuō)，第一電流路徑的控制端耦接至第二電流路徑的第一端，而第二電流路徑的控制端耦接至第一電流路徑的第一端。第一交叉耦合對(duì)電路110的其他實(shí)施細(xì)節(jié)容后詳述。第二交叉耦合對(duì)電路140包含第三電流路徑與第四電流路徑，其中第三電流路徑的控制端耦接至第四電流路徑，而第四電流路徑的控制端耦接至第三電流路徑。舉例來(lái)說(shuō)，第三電流路徑的控制端耦接至第四電流路徑的第一端，而第四電流路徑的控制端耦接至第三電流路徑的第一端。第二交叉耦合對(duì)電路140的其它實(shí)施細(xì)節(jié)容后詳述。
[0051]第一晶體管對(duì)電路120包含第一晶體管與第二晶體管。第一晶體管對(duì)電路120中所述第一晶體管的第一端耦接至第一交叉耦合對(duì)電路110中所述第一電流路徑的第一端，而第一晶體管對(duì)電路120中所述第一晶體管的控制端耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第一端。第一晶體管對(duì)電路120中所述第二晶體管的第一端耦接至第一交叉耦合對(duì)電路110中所述第二電流路徑的第一端，而第一晶體管對(duì)電路120中所述第二晶體管的控制端耦接至第二交叉耦合對(duì)電路140中所述第四電流路徑的第一端。第一交叉耦合對(duì)電路110中所述第一電流路徑的第二端與所述第二電流路徑的第二端耦接至第一電源電壓，第一晶體管對(duì)電路120中所述第一晶體管的第二端與所述第二晶體管的第二端耦接至第二電源電壓。所述第一電源電壓與所述第二電源電壓可以是系統(tǒng)供給電壓Vdd、接地電壓Vss或是其它固定電壓。舉例來(lái)說(shuō)，所述第一電源電壓與所述第二電源電壓可以分別為系統(tǒng)供給電壓Vdd與接地電壓Vss。
[0052]第二晶體管對(duì)電路130包含第三晶體管與第四晶體管。第二晶體管對(duì)電路130中所述第三晶體管的第一端耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第一端，而第二晶體管對(duì)電路130中所述第三晶體管的控制端耦接至第一交叉耦合對(duì)電路110的所述第一電流路徑的第一端。第二晶體管對(duì)電路130中所述第四晶體管的第一端耦接至第二交叉耦合對(duì)電路140中所述第四電流路徑的第一端，而第二晶體管對(duì)電路130中所述第四晶體管的控制端耦接至第一交叉耦合對(duì)電路110的所述第二電流路徑的第一端。第二交叉耦合對(duì)電路140中所述第三電流路徑的第二端與所述第四電流路徑的第二端耦接至所述第二電源電壓，第二晶體管對(duì)電路130中所述第三晶體管的第二端與所述第四晶體管的第二端耦接至所述第一電源電壓。
[0053]當(dāng)鎖存器操作于共模條件時(shí)，即信號(hào)OUTPl與OUTNl的直流電壓條件相同，且信號(hào)0UTP2與0UTN2的直流電壓條件亦相同。此時(shí)，第一交叉耦合對(duì)電路110與第一晶體管對(duì)電路120可視為一個(gè)高增益放大器(high gain amplifier),而第二晶體管對(duì)電路130以及第二交叉耦合對(duì)電路140可視為另一個(gè)高增益放大器。當(dāng)欲鎖存的輸入信號(hào)被分別注入第一交叉耦合對(duì)電路110中所述第一電流路徑與所述第二電流路徑，以及/或者被分別注入第二交叉耦合對(duì)電路140中所述第三電流路徑與所述第四電流路徑時(shí)，在信號(hào)轉(zhuǎn)態(tài)期間，通過(guò)這兩個(gè)高增益放大器將注入的信號(hào)放大，同時(shí)，藉由圖3鎖存器100的信號(hào)連接關(guān)系所形成的正回授路徑，可進(jìn)一步將注入信號(hào)的差異放大，進(jìn)以提供更高的信號(hào)放大增益，而達(dá)到高速的操作。
[0054]由于第一晶體管對(duì)電路120受控于交叉耦合對(duì)電路140，因此在信號(hào)轉(zhuǎn)態(tài)期間后的穩(wěn)態(tài)期間，第一晶體管對(duì)電路120會(huì)截止第一交叉耦合對(duì)電路110中所述第一電流路徑與/或所述第二電流路徑的靜態(tài)電流。相類似地，由于第二晶體管對(duì)電路130受控于第一交叉耦合對(duì)電路110，因此在所述穩(wěn)態(tài)期間，第二晶體管對(duì)電路130會(huì)截止第二交叉耦合對(duì)電路140中所述第三電流路徑與/或所述第四電流路徑的靜態(tài)電流。因此，當(dāng)鎖存器100處于穩(wěn)態(tài)時(shí)，鎖存器100可以改善靜態(tài)功率消耗。
[0055]本實(shí)施例并不限制第一交叉耦合對(duì)電路110、第一晶體管對(duì)電路120、第二晶體管對(duì)電路130以及第二交叉耦合對(duì)電路140的實(shí)現(xiàn)方式。例如，第一交叉耦合對(duì)電路110與第二晶體管對(duì)電路130內(nèi)部的晶體管的通道為第一導(dǎo)電型(conductive type)通道，而第一晶體管對(duì)電路120與第二交叉耦合對(duì)電路140內(nèi)部的晶體管的通道為第二導(dǎo)電型通道。若所述第一導(dǎo)電型為N型與P型二者之一，則所述第二導(dǎo)電型為N型與P型二者之另一。舉例來(lái)說(shuō)，若第一晶體管對(duì)電路120中所述第一晶體管與第二晶體管為P通道金氧半導(dǎo)體(P_channel metal oxide semiconductor, PMOS)晶體管，則第二晶體管對(duì)電路130中所述第三晶體管與第四晶體管為N通道金氧半導(dǎo)體(N-channel metal oxidesemiconductor, NM0S)晶體管。
[0056]綜上所述，圖3所示實(shí)施例揭露了一種鎖存器100的操作方法。此操作方法包括下述步驟:配置包含有第一電流路徑與第二電流路徑的第一交叉耦合對(duì)電路110，其中該第一電流路徑的控制端耦接至該第二電流路徑，而該第二電流路徑的控制端耦接至該第一電流路徑；配置包含有第一晶體管與第二晶體管的第一晶體管對(duì)電路120，其中該第一晶體管的第一端耦接至第一交叉耦合對(duì)電路110的該第一電流路徑的第一端，而該第二晶體管的第一端耦接至第一交叉耦合對(duì)電路110的該第二電流路徑的第一端；配置包含有第三晶體管與第四晶體管的第二晶體管對(duì)電路130，其中該第三晶體管的控制端耦接至第一交叉耦合對(duì)電路110的該第一電流路徑，而該第四晶體管的控制端耦接至第一交叉耦合對(duì)電路110的該第二電流路徑；配置包含有第三電流路徑與第四電流路徑的第二交叉耦合對(duì)電路140，其中該第三電流路徑的控制端耦接至該第四電流路徑，該第四電流路徑的控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至第二晶體管對(duì)電路130的該第三晶體管的第一端，該第四電流路徑的第一端耦接至第二晶體管對(duì)電路130的該第四晶體管的第一端，第一晶體管對(duì)電路120的該第一晶體管的控制端耦接至第二交叉耦合對(duì)電路140的該第三電流路徑，而第一晶體管對(duì)電路120的該第二晶體管的控制端耦接至第二交叉耦合對(duì)電路140的該第四電流路徑；在將輸入信號(hào)注入所述第一電流路徑、所述第二電流路徑、所述第三電流路徑或所述第四電流路徑后的信號(hào)轉(zhuǎn)態(tài)期間，由第一交叉耦合對(duì)電路110以及第二交叉耦合對(duì)電路140將注入的該輸入信號(hào)放大；以及在該信號(hào)轉(zhuǎn)態(tài)期間后的穩(wěn)態(tài)期間，由所述第一晶體管對(duì)電路120截止第一交叉耦合對(duì)電路110中所述第一電流路徑或所述第二電流路徑的靜態(tài)電流，以及由所述第二晶體管對(duì)電路130截止第二交叉耦合對(duì)電路140中所述第三電流路徑或所述第四電流路徑的靜態(tài)電流。
[0057]圖4是依照本發(fā)明實(shí)施例說(shuō)明圖3所示一種鎖存器100的電路示意圖。第一交叉耦合對(duì)電路110包括第一晶體管111以及第二晶體管112。第一晶體管111配置于交叉耦合對(duì)電路110的所述第一電流路徑中，其中第一晶體管111的第一端(例如漏極)作為該第一電流路徑的第一端而耦接至第一晶體管對(duì)電路120，而第一晶體管111的控制端(例如柵極)作為該第一電流路徑的控制端。第二晶體管112配置于第一交叉耦合對(duì)電路110的所述第二電流路徑中，其中第二晶體管112的第一端(例如漏極)作為該第二電流路徑的第一端而耦接至第一晶體管111的控制端與第一晶體管對(duì)電路120，而第二晶體管112的控制端(例如柵極)作為該第二電流路徑的控制端而耦接至第一晶體管111的第一端。第一晶體管Ill的第二端(例如源極，亦為第一電流路徑的第二端)以及第二晶體管112的第二端(例如源極，亦為第二電流路徑的第二端)耦接至第一電源電壓(例如系統(tǒng)供給電壓Vdd)。于本實(shí)施例中，第一晶體管111與第二晶體管112可以是PMOS晶體管。在其它實(shí)施例中，第一晶體管111與第二晶體管112的實(shí)現(xiàn)方式不以此為限。
[0058]第一晶體管對(duì)電路120包括晶體管121與晶體管122。晶體管121的第一端(例如漏極)耦接至第一交叉耦合對(duì)電路110中所述第一電流路徑的第一端，而晶體管121的控制端(例如柵極)耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第一端。晶體管122的第一端(例如漏極)耦接至交叉耦合對(duì)電路110中所述第二電流路徑的第一端，而晶體管122的控制端(例如柵極)耦接至第二交叉耦合對(duì)電路140中所述第四電流路徑的第一端。晶體管121的第二端(例如源極)以及晶體管122的第二端(例如源極)耦接至第二電源電壓(例如接地電壓Vss)。于本實(shí)施例中，晶體管121與晶體管122可以是NMOS晶體管。在其它實(shí)施例中，晶體管121與晶體管122的實(shí)現(xiàn)方式不以此為限。
[0059]第二交叉耦合對(duì)電路140包括晶體管141以及晶體管142。晶體管141配置于第二交叉耦合對(duì)電路140中所述第三電流路徑中，其中晶體管141的第一端(例如漏極)作為該第三電流路徑的第一端而耦接至第二晶體管對(duì)電路130，而晶體管141的控制端(例如柵極)作為該第三電流路徑的控制端。晶體管142配置于第二交叉耦合對(duì)電路140中所述第四電流路徑中，其中晶體管142的第一端(例如漏極)作為該第四電流路徑的第一端而耦接至晶體管141的控制端與第二晶體管對(duì)電路130，而晶體管142的控制端(例如柵極)作為該第四電流路徑的控制端而耦接至晶體管141的第一端。晶體管141的第二端(例如源極，亦為第三電流路徑的第二端)與晶體管142的第二端(例如源極，亦為第四電流路徑的第二端)耦接至第二電源電壓(例如接地電壓Vss)。于本實(shí)施例中，晶體管141與晶體管142可以是NMOS晶體管。在其它實(shí)施例中，晶體管141與晶體管142的實(shí)現(xiàn)方式不以此為限。
[0060]第二晶體管對(duì)電路130包括第三晶體管131與第四晶體管132。第三晶體管131的第一端(例如漏極)耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第一端，而第三晶體管131的控制端(例如柵極)耦接至第一交叉耦合對(duì)電路110中所述第一電流路徑的第一端。第四晶體管132的第一端(例如漏極)耦接至第二交叉耦合對(duì)電路140中所述第四電流路徑的第一端，而第四晶體管132的控制端(例如柵極)耦接至第一交叉耦合對(duì)電路110中所述第二電流路徑的第一端。第三晶體管131的第二端(例如源極)以及第四晶體管132的第二端(例如源極)耦接至第一電源電壓(例如系統(tǒng)供給電壓Vdd)。于本實(shí)施例中，第三晶體管131與第四晶體管132可以是PMOS晶體管。在其它實(shí)施例中，第三晶體管131與第四晶體管132的實(shí)現(xiàn)方式不以此為限。
[0061]對(duì)第一交叉耦合對(duì)電路110與第一晶體管對(duì)電路120所形成的高增益放大器而言，第一電流路徑與第二電流路徑的第一端可以作為鎖存器100的信號(hào)輸入端以及/或是信號(hào)輸出端。相似地，對(duì)第二交叉耦合對(duì)電路140與第二晶體管對(duì)電路130所形成的高增益放大器而言，第三電流路徑與第四電流路徑的第一端可以作為鎖存器100的信號(hào)輸入端以及/或是信號(hào)輸出端。例如，在一實(shí)施例中，可以只選擇第一交叉耦合對(duì)電路110中第一電流路徑與第二電流路徑的第一端一同作為鎖存器100的信號(hào)輸入端以及信號(hào)輸出端，或者只選擇第二交叉耦合對(duì)電路140中第三電流路徑與第四電流路徑的第一端一同作為鎖存器loo的信號(hào)輸入端以及信號(hào)輸出端。又例如，在另一實(shí)施例中，可以選擇第一交叉I禹合對(duì)電路110中第一電流路徑與第二電流路徑的第一端作為鎖存器100的信號(hào)輸入端，以及選擇第二交叉耦合對(duì)電路140中第三電流路徑與第四電流路徑的第一端作為鎖存器100的信號(hào)輸出端；或者，選擇第一交叉耦合對(duì)電路110中第一電流路徑與第二電流路徑的第一端作為鎖存器100的信號(hào)輸出端，以及選擇第二交叉耦合對(duì)電路140中第三電流路徑與第四電流路徑的第一端作為鎖存器100的信號(hào)輸入端。又例如，在其它實(shí)施例中，可以選擇第一交叉耦合對(duì)電路110中第一電流路徑與第二電流路徑的第一端以及第二交叉耦合對(duì)電路140中第三電流路徑與第四電流路徑的第一端一同作為鎖存器100的信號(hào)輸入端以及信號(hào)輸出端。
[0062]請(qǐng)參照?qǐng)D4，當(dāng)信號(hào)OUTPl=信號(hào)OUTNl且信號(hào)0UTP2=信號(hào)0UTN2時(shí)，圖4所示電路將操作于共模條件。圖5是依照本發(fā)明實(shí)施例說(shuō)明了當(dāng)圖4所示電路操作于共模條件時(shí)，其直流半電路示意圖。請(qǐng)參照?qǐng)D5，在此假設(shè)鎖存器100操作于共模操作條件下，即信號(hào)OUTPl=信號(hào)OUTNl且信號(hào)0UTP2=信號(hào)0UTN2，在此不考慮通道長(zhǎng)度調(diào)變效應(yīng)的影響，且假設(shè)NMOS晶體管與PMOS晶體管特性相同。此時(shí)，信號(hào)OUTPl (=信號(hào)0UTN1)的直流電壓操作條件可設(shè)計(jì)在介于Vss至(Vdd-Vss)/2之間；同理，信號(hào)0UTN2 (=信號(hào)0UTP2)的直流電壓操作條件可設(shè)計(jì)在介于(Vdd-Vss)/2至Vdd之間。因此，本發(fā)明實(shí)施例說(shuō)明圖4所示一種鎖存器100的電路內(nèi)部的PMOS晶體管與NMOS晶體管，可以獲得更大的過(guò)驅(qū)動(dòng)電壓，以更進(jìn)一步提升信號(hào)增益，及鎖存器的操作速度。尤其，當(dāng)鎖存器的供給電壓(Vdd-Vss)需要降低時(shí)，操作速度改善幅度將更明顯。
[0063]請(qǐng)參照?qǐng)D4，在共模(common mode)操作條件下，信號(hào)0UTN2及信號(hào)0UTP2的電壓相等，信號(hào)OUTNl及信號(hào)OUTPl的電壓相等。假設(shè)此時(shí)欲鎖存的輸入信號(hào)同時(shí)注入交叉耦合對(duì)電路110與140，其中高電位的輸入信號(hào)假設(shè)被注入信號(hào)0UTN2及信號(hào)0UTN1，而低電位的輸入信號(hào)假設(shè)被注入信號(hào)0UTP2及信號(hào)0UTP1，使得晶體管141與142組成的正回授路徑開始將信號(hào)0UTN2與信號(hào)0UTP2拉開，使信號(hào)0UTN2的電壓越來(lái)越高且信號(hào)0UTP2的電壓越來(lái)越低。因此，晶體管141逐漸進(jìn)入截止區(qū)(cut off reg1n)且晶體管142逐漸進(jìn)入三極區(qū)(tr1de reg1n)。同時(shí)，信號(hào)0UTN2及信號(hào)0UTP2也控制第一晶體管對(duì)電路120的N型晶體管121及122的操作，使得晶體管122逐漸進(jìn)入截止區(qū)且晶體管121逐漸進(jìn)入三極區(qū)。
[0064]同時(shí)，在N型晶體管111與112組成的另一組正回授路徑中，將注入信號(hào)0UTN1及信號(hào)0UTP1中的預(yù)鎖存的輸入信號(hào)開始將信號(hào)0UTN1與信號(hào)0UTP1拉開，使得信號(hào)0UTN1的電壓越來(lái)越高且信號(hào)0UTP1的電壓越來(lái)越低。因此，第一晶體管111逐漸進(jìn)入截止區(qū)且第二晶體管112逐漸進(jìn)入三極區(qū)。同時(shí)，信號(hào)0UTN1及信號(hào)0UTP1也控制晶體管131及132，使得第四晶體管132逐漸進(jìn)入截止區(qū)且第三晶體管131逐漸進(jìn)入三極區(qū)。由此可知，除了每一級(jí)交叉耦合對(duì)電路都為一個(gè)完整的正回授路徑外。再通過(guò)P型晶體管組成的第一交叉耦合對(duì)電路110與N型晶體管所組成之第二交叉耦合對(duì)電路140之間的信號(hào)0UTP1、信號(hào)0UTN1、信號(hào)0UTP2與信號(hào)0UTN2，可以形成另一個(gè)正回授路徑，可進(jìn)一步的提高信號(hào)增益，進(jìn)以達(dá)到高速鎖存操作。
[0065]需注意的是，圖3所示鎖存器100的實(shí)現(xiàn)方式不應(yīng)受限于圖4所示實(shí)施例。例如，在其它實(shí)施例中，晶體管111、112、131、132為N型晶體管，晶體管121、122、141、142為P型晶體管，所述第一電源電壓可以是接地電壓Vss，而所述第二電源電壓可以是另一個(gè)系統(tǒng)供給電壓Vdd。
[0066]圖6是依照本發(fā)明另一實(shí)施例說(shuō)明圖3所示第一交叉耦合對(duì)電路110的電路示意圖。圖6所示實(shí)施例可以參照?qǐng)D3或圖4的相關(guān)說(shuō)明而類推之。請(qǐng)參照?qǐng)D6，其中節(jié)點(diǎn)601可以耦接至圖3所示第二晶體管對(duì)電路130中所述第三晶體管的控制端，而節(jié)點(diǎn)602可以耦接至圖3所示第二晶體管對(duì)電路130中所述第四晶體管的控制端。在本實(shí)施例中，第一交叉耦合對(duì)電路110包括第一晶體管111、第二晶體管112、阻抗113以及阻抗114。阻抗113的第一端耦接至第一晶體管111的第二端(例如源極)。阻抗113的第二端間接或直接耦接至第一電源電壓(例如系統(tǒng)供給電壓Vdd)。阻抗114的第一端耦接至第二晶體管112的第二端(例如源極)。阻抗114的第二端間接或直接耦接至第一電源電壓。
[0067]所述阻抗113以及阻抗114可以是晶體管或其它可提供阻抗的組件。例如，圖6所示實(shí)施例是以PMOS晶體管實(shí)現(xiàn)阻抗113與阻抗114。其中，阻抗113與阻抗114中PMOS晶體管的柵極被供給一個(gè)參考電壓Vrefl (例如接地電壓Vss，或是其它可以讓PMOS晶體管導(dǎo)通的偏壓電壓)。
[0068]圖7是依照本發(fā)明另一實(shí)施例說(shuō)明圖3所示第二交叉耦合對(duì)電路140的電路示意圖。圖7所示實(shí)施例可以參照?qǐng)D3或圖4的相關(guān)說(shuō)明而類推之。請(qǐng)參照?qǐng)D7，其中節(jié)點(diǎn)701可以耦接至圖3所示第一晶體管對(duì)電路120中所述第一晶體管的控制端，而節(jié)點(diǎn)702可以耦接至圖3所示第一晶體管對(duì)電路120中所述第二晶體管的控制端。在本實(shí)施例中，第二交叉耦合對(duì)電路140包括晶體管141、晶體管142、阻抗143以及阻抗144。阻抗143的第一端耦接至晶體管141的第二端(例如源極)。阻抗143的第二端間接或直接耦接至第二電源電壓(例如接地電壓Vss)。阻抗144的第一端耦接至晶體管142的第二端(例如源極)。阻抗144的第二端間接或直接耦接至第二電源電壓。
[0069]所述阻抗143以及阻抗144可以是晶體管或其它可提供阻抗的組件。例如，圖7所示實(shí)施例是以NMOS晶體管實(shí)現(xiàn)阻抗143與阻抗144。其中，阻抗143與阻抗144中NMOS晶體管的柵極被供給一個(gè)參考電壓Vref2(例如系統(tǒng)供給電壓Vdd，或是其它可以讓NMOS晶體管導(dǎo)通的偏壓電壓)。
[0070]圖8是依照本發(fā)明另一實(shí)施例說(shuō)明圖3所示第一晶體管對(duì)電路120的電路示意圖。圖8所示實(shí)施例可以參照?qǐng)D3或圖4的相關(guān)說(shuō)明而類推之。請(qǐng)參照?qǐng)D8，其中節(jié)點(diǎn)801耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第一端，而節(jié)點(diǎn)802耦接至第二交叉耦合對(duì)電路140中所述第四電流路徑的第一端。在本實(shí)施例中，第一晶體管對(duì)電路120包括晶體管121、晶體管122、晶體管123以及晶體管124。晶體管121的第一端(例如漏極)耦接至第一交叉耦合對(duì)電路110中所述第一電流路徑的第一端，而晶體管121的控制端(例如柵極)耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第一端。晶體管123的第一端(例如漏極)耦接至晶體管121的第二端(例如源極)，晶體管123的控制端(例如柵極)耦接至晶體管121的控制端，而晶體管123的第二端(例如源極)耦接至第二電源電壓(例如接地電壓Vss)。晶體管122的第一端(例如漏極)耦接至第一交叉耦合對(duì)電路110中所述第二電流路徑的第一端，而晶體管122的控制端(例如柵極)耦接至第二交叉耦合對(duì)電路140中所述第四電流路徑的第一端。晶體管124的第一端耦接至晶體管122的第二端(例如源極)，晶體管124的控制端(例如柵極)耦接至晶體管122的控制端，而晶體管124的第二端(例如源極)耦接至所述第二電源電壓。于本實(shí)施例中，晶體管121、晶體管122、晶體管123與晶體管124可以是NMOS晶體管。在其它實(shí)施例中，晶體管121、晶體管122、晶體管123與晶體管124的實(shí)現(xiàn)方式不以此為限。
[0071]圖9是依照本發(fā)明又一實(shí)施例說(shuō)明圖3所示第一晶體管對(duì)電路120的電路示意圖。圖9所示實(shí)施例可以參照?qǐng)D3、圖4或圖8的相關(guān)說(shuō)明而類推之。不同于圖8所示實(shí)施例之處，在于圖9所示第一晶體管對(duì)電路120還包括開關(guān)125與開關(guān)126。請(qǐng)參照?qǐng)D9，其中節(jié)點(diǎn)901耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第一端，而節(jié)點(diǎn)902耦接至第二交叉耦合對(duì)電路140中所述第四電流路徑的第一端。開關(guān)125的第一端(例如漏極)耦接至晶體管121的第二端(例如源極)，開關(guān)125的控制端耦接至?xí)r脈信號(hào)CLKb，以及開關(guān)125的第二端(例如源極)耦接至參考電壓Vref (例如接地電壓Vss或其它的偏壓電壓)。開關(guān)126的第一端(例如漏極)耦接至晶體管122的第二端(例如源極)，開關(guān)126的控制端耦接至該時(shí)脈信號(hào)CLKb，以及開關(guān)126的第二端(例如源極)耦接至該參考電壓Vref。當(dāng)鎖存器100操作于重設(shè)(reset)期間，開關(guān)125與開關(guān)126會(huì)被導(dǎo)通，使得晶體管121與122的第二端的電壓會(huì)被重設(shè)為該參考電壓Vref。
[0072]圖10是依照本發(fā)明再一實(shí)施例說(shuō)明圖3所示第一晶體管對(duì)電路120的電路示意圖。圖10所示實(shí)施例可以參照?qǐng)D3、圖4或圖8的相關(guān)說(shuō)明而類推之。不同于圖8所示實(shí)施例之處，在于圖10所示第一晶體管對(duì)電路120還包括開關(guān)127。請(qǐng)參照?qǐng)D10，其中節(jié)點(diǎn)1001耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第一端，而節(jié)點(diǎn)1002耦接至第二交叉耦合對(duì)電路140中所述第四電流路徑的第一端。開關(guān)127的第一端耦(例如漏極)接至晶體管121的第二端(例如源極)，開關(guān)127的第二端耦(例如源極)接至晶體管122的第二端(例如源極)，以及開關(guān)127的控制端耦接至?xí)r脈信號(hào)CLKb。當(dāng)鎖存器100操作于重設(shè)(reset)期間，開關(guān)127會(huì)被導(dǎo)通，使得晶體管121與122的第二端的電壓會(huì)被平均。
[0073]圖11是依照本發(fā)明另一實(shí)施例說(shuō)明圖3所示第二晶體管對(duì)電路130的電路示意圖。圖11所示實(shí)施例可以參照?qǐng)D3或圖4的相關(guān)說(shuō)明而類推之。請(qǐng)參照?qǐng)D11，其中節(jié)點(diǎn)1101耦接至第一交叉耦合對(duì)電路110中所述第一電流路徑的第一端，而節(jié)點(diǎn)1102耦接至第一交叉耦合對(duì)電路110中所述第二電流路徑的第一端。在本實(shí)施例中，第二晶體管對(duì)電路130包括第三晶體管131、第四晶體管132、晶體管133以及晶體管134。第三晶體管131的第一端(例如漏極)耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第一端，而第三晶體管131的控制端(例如柵極)耦接至第一交叉耦合對(duì)電路110中所述第一電流路徑的第一端。晶體管133的第一端(例如漏極)耦接至第三晶體管131的第二端(例如源極)，晶體管133的控制端(例如柵極)耦接至第三晶體管131的控制端，而晶體管133的第二端(例如源極)耦接至第一電源電壓(例如系統(tǒng)供給電壓Vdd)。第四晶體管132的第一端(例如漏極)耦接至第二交叉耦合對(duì)電路140中所述第四電流路徑的第一端，而第四晶體管132的控制端(例如柵極)耦接至第一交叉耦合對(duì)電路110中所述第二電流路徑的第一端。晶體管134的第一端(例如漏極)耦接至第四晶體管132的第二端(例如源極)，晶體管134的控制端(例如柵極)耦接至第四晶體管132的控制端，而晶體管134的第二端(例如源極)耦接至所述第一電源電壓。于本實(shí)施例中，第三晶體管131、第四晶體管132、晶體管133與晶體管134可以是PMOS晶體管。在其它實(shí)施例中，第三晶體管131、第四晶體管132、晶體管133與晶體管134的實(shí)現(xiàn)方式不以此為限。
[0074]圖12是依照本發(fā)明又一實(shí)施例說(shuō)明圖3所示第二晶體管對(duì)電路130的電路示意圖。圖12所示實(shí)施例可以參照?qǐng)D3、圖4或圖11的相關(guān)說(shuō)明而類推之。不同于圖11所示實(shí)施例之處，在于圖12所示第二晶體管對(duì)電路130還包括開關(guān)135與開關(guān)136。請(qǐng)參照?qǐng)D12，其中節(jié)點(diǎn)1201耦接至第一交叉耦合對(duì)電路110中所述第一電流路徑的第一端，而節(jié)點(diǎn)1202耦接至第一交叉耦合對(duì)電路110中所述第二電流路徑的第一端。開關(guān)135的第一端(例如漏極)耦接至第三晶體管131的第二端(例如源極)，開關(guān)135的控制端(例如柵極)耦接至?xí)r脈信號(hào)CLK，以及開關(guān)135的第二端(例如源極)耦接至參考電壓Vref (例如系統(tǒng)供給電壓Vdd或其它的偏壓電壓)。開關(guān)136的第一端(例如漏極)耦接至第四晶體管132的第二端(例如源極)，開關(guān)136的控制端(例如柵極)耦接至該時(shí)脈信號(hào)CLK，以及開關(guān)136的第二端(例如源極)耦接至該參考電壓Vref。當(dāng)鎖存器100操作于重設(shè)期間，開關(guān)135與開關(guān)136會(huì)被導(dǎo)通，使得晶體管131與132的第二端的電壓會(huì)被重設(shè)為該參考電壓Vref。
[0075]圖13是依照本發(fā)明再一實(shí)施例說(shuō)明圖3所示第二晶體管對(duì)電路130的電路示意圖。圖13所示實(shí)施例可以參照?qǐng)D3、圖4或圖11的相關(guān)說(shuō)明而類推之。不同于圖11所示實(shí)施例之處，在于圖13所示第二晶體管對(duì)電路130還包括開關(guān)137。請(qǐng)參照?qǐng)D13，開關(guān)137的第一端(例如漏極)耦接至第三晶體管131的第二端(例如源極)，開關(guān)137的第二端(例如源極)耦接至第四晶體管132的第二端(例如源極)，以及開關(guān)137的控制端(例如柵極)耦接至?xí)r脈信號(hào)CLK。當(dāng)鎖存器100操作于重設(shè)期間，開關(guān)137會(huì)被導(dǎo)通，使得晶體管131與132的第二端的電壓會(huì)被平均。其中，節(jié)點(diǎn)1301耦接至第一交叉耦合對(duì)電路110中所述第一電流路徑的第一端，而節(jié)點(diǎn)1302耦接至第一交叉耦合對(duì)電路110中所述第二電流路徑的笛一雜兎顧。
[0076]圖14是依照本發(fā)明另一實(shí)施例說(shuō)明一種含時(shí)脈信號(hào)控制的鎖存器1400的電路方塊示意圖。圖14所示實(shí)施例可以參照?qǐng)D3或圖4的相關(guān)說(shuō)明而類推之。不同于圖4所示實(shí)施例之處，在于圖14所示鎖存器1400還包括開關(guān)1410、開關(guān)1420、開關(guān)1430與開關(guān)1440，其皆可采用晶體管實(shí)現(xiàn)。請(qǐng)參照?qǐng)D14，開關(guān)1410的第二端(例如源極)耦接至第一電源電壓(例如系統(tǒng)供給電壓Vdd)，開關(guān)1410的第一端(例如漏極)耦接至第一交叉耦合對(duì)電路110中所述第一電流路徑的第二端與所述第二電流路徑的第二端，而開關(guān)1410的控制端(例如柵極)受控于時(shí)脈信號(hào)CLKb。開關(guān)1420的第二端(例如源極)耦接至第二電源電壓(例如接地電壓Vss)，開關(guān)1420的第一端(例如漏極)耦接至第二交叉耦合對(duì)電路140中所述第三電流路徑的第二端與所述第四電流路徑的第二端，而開關(guān)1420的控制端(例如柵極)受控于時(shí)脈信號(hào)CLK。
[0077]開關(guān)1430的第二端(例如源極)耦接至參考電壓Vref (例如接地電壓Vss或是其它的偏壓電壓)，開關(guān)1430的第一端(例如漏極)耦接至第三晶體管131的控制端，而開關(guān)1430的控制端(例如柵極)受控于時(shí)脈信號(hào)CLKb。開關(guān)1440的第二端(例如源極)耦接至該參考電壓Vref，開關(guān)1440的第一端(例如漏極)耦接至第四晶體管132的控制端，而開關(guān)1440的控制端(例如柵極)受控于時(shí)脈信號(hào)CLKb。當(dāng)時(shí)脈信號(hào)CLK為低電壓，同時(shí)時(shí)脈信號(hào)CLKb為高電壓時(shí)，鎖存器1400操作于重設(shè)期間。在重設(shè)期間中，開關(guān)1410與開關(guān)1420，例如以晶體管實(shí)現(xiàn)開關(guān)為例，此時(shí)晶體管操作于截止區(qū)(cut off reg1n)。在重設(shè)期間中，開關(guān)1430與1440為導(dǎo)通(turn on)，例如以晶體管實(shí)現(xiàn)開關(guān)為例，此時(shí)晶體管操作于三極區(qū)(tr1de reg1n)。因此，信號(hào)0UTP1與信號(hào)0UTN1均被拉下至接近參考電壓Vref (例如接地電壓Vss)。由于信號(hào)0UTP1與信號(hào)0UTN1均被拉下，使得第三晶體管131與第四晶體管132均為導(dǎo)通，并操作于三極區(qū)。同時(shí)，使得信號(hào)0UTP2與信號(hào)0UTN2均被拉升至接近系統(tǒng)供給電壓Vdd。高電壓的信號(hào)0UTP2與信號(hào)0UTN2會(huì)將晶體管121與晶體管122導(dǎo)通，使其操作于三極區(qū)。至此，鎖存器1400完成重設(shè)操作。
[0078]在完成重設(shè)操作后，時(shí)脈信號(hào)CLK轉(zhuǎn)態(tài)為高電壓，而時(shí)脈信號(hào)CLKb轉(zhuǎn)態(tài)為低電壓時(shí)，此時(shí)鎖存器1400操作于鎖存期間。于鎖存期間，開關(guān)1410與開關(guān)1420為導(dǎo)通，而開關(guān)1430與1440為截止。欲鎖存的輸入信號(hào)在比較期間中被分別注入信號(hào)OUTPl與信號(hào)OUTNl,以及/或者被分別注入信號(hào)0UTP2與信號(hào)0UTN2?；谟i存的輸入信號(hào)的差異，第一交叉耦合對(duì)電路110的正回授架構(gòu)會(huì)將信號(hào)OUTPl與信號(hào)OUTNl拉開，而第二交叉耦合對(duì)電路140的正回授架構(gòu)會(huì)將信號(hào)0UTP2與信號(hào)0UTN2拉開，以進(jìn)行鎖存操作。所述鎖存操作可以參照?qǐng)D4的相關(guān)說(shuō)明而類推之，故不予贅述。
[0079]當(dāng)交叉耦合對(duì)電路110與140達(dá)到穩(wěn)態(tài)時(shí)，例如，信號(hào)OUTPl與信號(hào)0UTP2皆被拉高至接近系統(tǒng)供給電壓Vdd，而信號(hào)OUTNl與信號(hào)0UTN2皆被拉低至接近接地電壓Vss。由于信號(hào)OUTPl為系統(tǒng)供給電壓Vdd，使得晶體管112與131操作于截止區(qū)。也就是說(shuō)，晶體管112可以在穩(wěn)態(tài)中截止所述第二電流路徑的靜態(tài)電流，而第三晶體管131可以在穩(wěn)態(tài)中截止所述第三電流路徑的靜態(tài)電流。由于信號(hào)0UTN2為接地電壓Vss，使得晶體管121與142操作于截止區(qū)。也就是說(shuō)，第一晶體管121可以在穩(wěn)態(tài)中截止所述第一電流路徑的靜態(tài)電流，而晶體管142可以在穩(wěn)態(tài)中截止所述第四電流路徑的靜態(tài)電流。因此，當(dāng)鎖存器1400處于穩(wěn)態(tài)時(shí)，可以改善靜態(tài)功率消耗。鎖存器1400可以適用在擁有鎖存功能需求之電路當(dāng)中，例如:靜態(tài)隨機(jī)存取記憶體(SRAM)內(nèi)部之感測(cè)放大器(Sense Amplifier)、比較器(comparator)、正反器(flip-flop) > …等。
[0080]圖15A?圖15B是依照本發(fā)明另一實(shí)施例說(shuō)明如何將鎖存信號(hào)注入鎖存器當(dāng)中，進(jìn)以形成一種具備信號(hào)比較功能的比較器1500的電路方塊示意圖。圖15A?圖15B所示實(shí)施例可以參照?qǐng)D3、圖4、圖6至圖14的相關(guān)說(shuō)明而類推之。不同于圖14所示實(shí)施例之處，在于圖15A?圖15B所示比較器1500還包括動(dòng)態(tài)前置放大器(dynamic pre-amplify)電路1510與控制電路，其中此控制電路包括第一控制電路、第二控制電路或第三控制電路。動(dòng)態(tài)前置放大器電路1510依照第一輸入信號(hào)Vip與第二輸入信號(hào)Vim進(jìn)行前置放大器操作，以對(duì)應(yīng)輸出第一內(nèi)部信號(hào)Vdm與第二內(nèi)部信號(hào)Vdp至所述控制電路。在本實(shí)施例中，所述控制電路所包括的第一控制電路包括開關(guān)1520、開關(guān)1530、開關(guān)1540、開關(guān)1550與開關(guān)1560，其皆可采用晶體管實(shí)現(xiàn)。在另一實(shí)施例中，所述控制電路所包括的第二控制電路包括開關(guān)1520與開關(guān)1530，而圖15A?圖15B中的開關(guān)1540、1550與1560可以被省略。在其他實(shí)施例中，所述控制電路所包括的第三控制電路包括開關(guān)1540、開關(guān)1550與開關(guān)1560，而圖15A?圖15B中的開關(guān)1520與1530可以被省略。
[0081]請(qǐng)參照?qǐng)D15A?圖15B，開關(guān)1520的第二端(例如源極)耦接至參考電壓Vref (例如接地電壓Vss或是其它的偏壓電壓)，開關(guān)1520的第一端(例如漏極)耦接至第三晶體管131的控制端。開關(guān)1530的第二端(例如源極)耦接至該參考電壓Vref，開關(guān)1530的第一端(例如漏極)耦接至第四晶體管132的控制端。開關(guān)1540的第一端(例如漏極)耦接至第一晶體管121的控制端。開關(guān)1550的第一端(例如漏極)耦接至第二晶體管122的控制端。開關(guān)1560的第一端(例如漏極)耦接至開關(guān)1540的第二端(例如源極)與開關(guān)1550的第二端(例如源極)，而開關(guān)1560的第二端耦(例如源極)接至該參考電壓Vref。
[0082]動(dòng)態(tài)前置放大器電路1510依照輸入信號(hào)Vip與Vim進(jìn)行前置放大器操作，以對(duì)應(yīng)輸出第一內(nèi)部信號(hào)Vdm至開關(guān)1520的控制端與開關(guān)1550的控制端，以及對(duì)應(yīng)輸出第二內(nèi)部信號(hào)Vdp至開關(guān)1530的控制端與開關(guān)1540的控制端。于本實(shí)施例中，動(dòng)態(tài)前置放大器電路1510包括晶體管1511、晶體管1512、晶體管1513、晶體管1514以及晶體管1515。晶體管1511的第二端(例如源極)耦接至第一電源電壓(例如系統(tǒng)供給電壓Vdd)，晶體管1511的控制端接收時(shí)脈信號(hào)CLK，晶體管1511的第一端(例如漏極)耦接至開關(guān)1520的控制端與開關(guān)1550的控制端。晶體管1512的第一端(例如漏極)耦接至晶體管1511的第一端(例如漏極)，晶體管1512的控制端接收第一輸入信號(hào)VIP。
[0083]晶體管1513的第二端(例如源極)耦接至該第一電源電壓Vdd，晶體管1513的控制端接收該時(shí)脈信號(hào)CLK，晶體管1513的第一端(例如漏極)耦接至開關(guān)1530的控制端與開關(guān)1540的控制端。晶體管1514的第一端(例如漏極)耦接至晶體管1513的第一端(例如漏極)，晶體管1514的控制端接收第二輸入信號(hào)VIM。晶體管1515的第一端(例如漏極)耦接至晶體管1512的第二端(例如源極)與晶體管1514的第二端(例如源極)，晶體管1515的控制端接收該時(shí)脈信號(hào)CLK，晶體管1515的第二端耦接至第二電源電壓(例如接地電壓Vss)。
[0084]當(dāng)時(shí)脈信號(hào)CLK為低電壓，時(shí)脈信號(hào)CLKb為高電壓時(shí)，比較器1500操作于重設(shè)期間。在重設(shè)期間中，晶體管1515、開關(guān)1560、開關(guān)1410與開關(guān)1420操作于截止區(qū)(cut offreg1n),而晶體管1511、晶體管1513操作于三極區(qū)(tr1de reg1n)。因此，信號(hào)Vdm與信號(hào)Vdp均被拉升至接近系統(tǒng)供給電壓Vdd，使得開關(guān)1520、開關(guān)1530、開關(guān)1540與開關(guān)1550操作于三極區(qū)。因此，信號(hào)Vqpi與信號(hào)Vqmi均被拉下至接近參考電壓Vref (例如接地電壓Vss)。也就是說(shuō)，第一交叉耦合對(duì)電路110的共模偏壓是操作于接近接地電壓Vss附近，而不是(Vdd-Vss)/2。由于信號(hào)Vtffl與信號(hào)Vmi均被拉下，使得信號(hào)Voke與信號(hào)Vo12均被拉升至接近系統(tǒng)供給電壓Vdd。也就是說(shuō)，第二交叉耦合對(duì)電路140的共模偏壓是操作于接近系統(tǒng)供給電壓Vdd附近，而不是(Vdd-Vss)/2。至此，比較器1500完成重設(shè)操作。所述重設(shè)操作可以參照?qǐng)D14的相關(guān)說(shuō)明，故不再贅述。
[0085]在完成重設(shè)操作后，時(shí)脈信號(hào)CLK轉(zhuǎn)態(tài)為高電壓,而時(shí)脈信號(hào)CLKb轉(zhuǎn)態(tài)為低電壓時(shí)，此時(shí)比較器1500操作于比較期間。于比較期間，晶體管1515、開關(guān)1560、開關(guān)1410與開關(guān)1420為導(dǎo)通，并漸漸進(jìn)入三極區(qū)，而晶體管1511、晶體管1513則操作于截止區(qū)。在比較期間中欲鎖存的個(gè)輸入信號(hào)Vip與Vim的差異會(huì)讓晶體管1512與晶體管1514具有不同的放電速度。因此，于比較期間信號(hào)Vdp與信號(hào)Vdm之間也會(huì)出現(xiàn)差異?；谛盘?hào)Vdp與信號(hào)Vdm之間的差異，第一交叉耦合對(duì)電路110的正回授路徑會(huì)將信號(hào)Vtffl與信號(hào)Vm拉開；而第二交叉耦合對(duì)電路140的正回授路徑會(huì)將信號(hào)Vtff2與信號(hào)Vme拉開，以進(jìn)行鎖存/比較操作。所述鎖存/比較操作可以參照?qǐng)D4的相關(guān)說(shuō)明而類推之，故不予贅述。當(dāng)交叉耦合對(duì)電路110與140達(dá)到穩(wěn)態(tài)時(shí)，請(qǐng)參照?qǐng)D14的相關(guān)說(shuō)明，第一電流路徑、第二電流路徑、第三電流路徑，與第四電流路徑的靜態(tài)電流幾乎為零。因此，當(dāng)比較器1500處于穩(wěn)態(tài)時(shí)，比較器1500可以改善靜態(tài)功率消耗。
[0086]于比較器1500中，第一交叉耦合對(duì)電路110的所述第一電流路徑的第一端、第一交叉耦合對(duì)電路110的所述第二電流路徑的第一端、第二交叉耦合對(duì)電路140的第三電流路徑的第一端與第二交叉耦合對(duì)電路140的第四電流路徑的第一端，四者中至少一者的電壓可以作為比較器1500的比較結(jié)果。在另一實(shí)施例中，比較器1500還可以配置輸出級(jí)電路，以便輸出比較器1500的比較結(jié)果。此輸出級(jí)電路的第一輸入端、第二輸入端、第三輸入端與第四輸入端分別耦接至第一交叉耦合對(duì)電路110的第一電流路徑的第一端、第一交叉耦合對(duì)電路110的第二電流路徑的第一端、第二交叉耦合對(duì)電路140的第三電流路徑的第一端與第二交叉耦合對(duì)電路140的第四電流路徑的第一端，以分別接收信號(hào)Vm、信號(hào)VM1、信號(hào)Vtff2與信號(hào)VM2。其中，該輸出級(jí)電路依據(jù)所述第一、第二、第三與第四輸入端而對(duì)應(yīng)輸出比較器1500的比較結(jié)果。
[0087]圖16是依照本發(fā)明實(shí)施例說(shuō)明圖15A?圖15B所示比較器1500的輸出信號(hào)擷取電路1610的示意圖。輸出級(jí)電路1610包括晶體管1611、晶體管1612、晶體管1613、晶體管
1614、晶體管1615以及晶體管1616。晶體管1611的第二端(例如源極)耦接至第一電源電壓(例如系統(tǒng)供給電壓Vdd)。晶體管1611的控制端(例如柵極)作為輸出級(jí)電路1610的第一輸入端，以接收?qǐng)D15A?圖15B中信號(hào)Vm。晶體管1611的第一端(例如漏極)可以作為輸出級(jí)電路1610的第一輸出端。晶體管1612的第一端(例如漏極)耦接至晶體管1611的第一端。晶體管1612的控制端(例如柵極)接收時(shí)脈信號(hào)CLK。晶體管1613的第一端(例如漏極)耦接至晶體管1612的第二端(例如源極)。晶體管1613的控制端(例如柵極)作為輸出級(jí)電路1610的第二輸入端，以接收?qǐng)D15A?圖15B中信號(hào)晶體管1613的第二端(例如源極)耦接至第二電源電壓(例如接地電壓Vss)。
[0088]晶體管1614的第二端(例如源極)耦接至該第一電源電壓。晶體管1614的控制端(例如柵極)作為輸出級(jí)電路1610的第三輸入端，以接收?qǐng)D15A?圖15B中信號(hào)VQM1。晶體管1614的第一端(例如漏極)可以作為輸出級(jí)電路1610的第二輸出端。晶體管1615的第一端(例如漏極)耦接至晶體管1614的第一端。晶體管1615的控制端(例如柵極)接收該時(shí)脈信號(hào)CLK。晶體管1616的第一端(例如漏極)耦接至晶體管1615的第二端(例如源極)。晶體管1616的控制端(例如柵極)作為輸出級(jí)電路1610的第四輸入端，以接收?qǐng)D15A?圖15B中信號(hào)VM2。晶體管1616的第二端(例如源極)耦接至該第二電源電壓。
[0089]綜上所述，本發(fā)明諸實(shí)施例所述鎖存器可以在低供給電壓下操作，且擁有高速、高放大增益、低偏差量、低功率消耗等特性。所述鎖存器可以適用在擁有鎖存功能需求之電路當(dāng)中，例如:靜態(tài)隨機(jī)存取記憶體(SRAM)內(nèi)部之感測(cè)放大器(Sense Amplifier)、比較器(comparator)、正反器(flip-flop) > …等。
[0090]雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，故本發(fā)明的權(quán)利要求保護(hù)范圍當(dāng)視后附的申請(qǐng)專利范圍所界定者為準(zhǔn)。
【權(quán)利要求】
1.一種鎖存器,其特征在于,包括: 第一交叉耦合對(duì)電路，包含第一電流路徑與第二電流路徑，其中該第一電流路徑的控制端耦接至該第二電流路徑，而該第二電流路徑的控制端耦接至該第一電流路徑； 第一晶體管對(duì)電路，包含第一晶體管與第二晶體管，其中該第一晶體管的第一端耦接至該第一電流路徑的第一端，該第二晶體管的第一端耦接至該第二電流路徑的第一端；第二晶體管對(duì)電路，包含第三晶體管與第四晶體管，其中該第三晶體管的控制端耦接至該第一交叉耦合對(duì)電路的該第一電流路徑，而該第四晶體管的控制端耦接至該第一交叉耦合對(duì)電路的該第二電流路徑；以及 第二交叉耦合對(duì)電路，包含第三電流路徑與第四電流路徑，其中該第三電流路徑的控制端耦接至該第四電流路徑，該第四電流路徑的控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至該第三晶體管的第一端，該第四電流路徑的第一端耦接至該第四晶體管的第一端，該第一晶體管的控制端耦接至該第三電流路徑，而該第二晶體管的控制端耦接至該第四電流路徑。
2.如權(quán)利要求1所述的鎖存器，其特征在于，該第一交叉耦合對(duì)電路與該第二晶體管對(duì)電路為第一導(dǎo)電型，而該第一晶體管對(duì)電路與該第二交叉耦合對(duì)電路為第二導(dǎo)電型。
3.如權(quán)利要求1所述的鎖存器，其特征在于，該第一交叉耦合對(duì)電路包括: 第五晶體管，配置于該第一電流路徑中，其中該第五晶體管的第一端作為該第一電流路徑的第一端，而該第五晶體管的控制端作為該第一電流路徑的該控制端；以及 第六晶體管，配置于該第二電流路徑中，其中該第六晶體管的第一端作為該第二電流路徑的第一端而耦接至該第五晶體管的該控制端，而該第六晶體管的控制端作為該第二電流路徑的該控制端而耦接至該第五晶體管的該第一端。
4.如權(quán)利要求3所述的鎖存器，其特征在于，該第一交叉耦合對(duì)電路更包括: 第一阻抗，其第一端耦接至該第五晶體管的第二端；以及 第二阻抗，其第一端耦接至該第六晶體管的第二端。
5.如權(quán)利要求1所述的鎖存器，其特征在于，該第二交叉耦合對(duì)電路包括: 第五晶體管，配置于該第三電流路徑中，其中該第五晶體管的第一端作為該第三電流路徑的第一端，而該第五晶體管的控制端作為該第三電流路徑的該控制端；以及 第六晶體管，配置于該第四電流路徑中，其中該第六晶體管的第一端作為該第四電流路徑的第一端而耦接至該第五晶體管的控制端，而該第六晶體管的控制端作為該第四電流路徑的該控制端而耦接至該第五晶體管的第一端。
6.如權(quán)利要求5所述的鎖存器，其特征在于，該第二交叉耦合對(duì)電路更包括: 第一阻抗，其第一端耦接至該第五晶體管的第二端；以及 第二阻抗，其第一端耦接至該第六晶體管的第二端。
7.如權(quán)利要求1所述的鎖存器，其特征在于，該第三晶體管的第二端與該第四晶體管的第二端耦接至第一電源電壓，而該第一晶體管的第二端與該第二晶體管的第二端耦接至第二電源電壓。
8.如權(quán)利要求1所述的鎖存器，其特征在于，該第一晶體管對(duì)電路更包括: 第五晶體管，其第一端耦接至該第一晶體管的第二端，該第五晶體管的控制端耦接至該第一晶體管的控制端；以及 第六晶體管，其第一端耦接至該第二晶體管的第二端，該第六晶體管的控制端耦接至該第二晶體管的控制端。
9.如權(quán)利要求8所述的鎖存器，其特征在于，該第一晶體管對(duì)電路更包括: 第一開關(guān)，其第一端耦接至該第一晶體管的第二端，該第一開關(guān)的控制端耦接至?xí)r脈信號(hào)，以及該第一開關(guān)的第二端耦接至參考電壓；以及 第二開關(guān)，其第一端耦接至該第二晶體管的第二端，該第二開關(guān)的控制端耦接至該時(shí)脈信號(hào)，以及該第二開關(guān)的第二端耦接至該參考電壓。
10.如權(quán)利要求8所述的鎖存器，其特征在于，該第一晶體管對(duì)電路更包括: 開關(guān)，其第一端耦接至該第一晶體管的第二端，該開關(guān)的第二端耦接至該第二晶體管的第二端，以及該開關(guān)的控制端耦接至?xí)r脈信號(hào)。
11.如權(quán)利要求1所述的鎖存器，其特征在于，該第二晶體管對(duì)電路更包括: 第五晶體管，其第一端耦接至該第三晶體管的第二端，該第五晶體管的控制端耦接至該第三晶體管的控制端；以及 第六晶體管，其第一端耦接至該第四晶體管的第二端，該第六晶體管的控制端耦接至該第四晶體管的控制端。
12.如權(quán)利要求11所述的鎖存器，其特征在于，該第二晶體管對(duì)電路更包括: 第一開關(guān)，其第一端耦接至該第三晶體管的第二端，該第一開關(guān)的控制端耦接至?xí)r脈信號(hào)，以及該第一開關(guān)的第二端耦接至參考電壓；以及 第二開關(guān)，其第一端耦接至該第四晶體管的第二端，該第二開關(guān)的控制端耦接至該時(shí)脈信號(hào)，以及該第二開關(guān)的第二端耦接至該參考電壓。
13.如權(quán)利要求11所述的鎖存器，其特征在于，該第二晶體管對(duì)電路更包括: 開關(guān)，其第一端耦接至該第三晶體管的第二端，該開關(guān)的第二端耦接至該第四晶體管的第二端，以及該開關(guān)的控制端耦接至?xí)r脈信號(hào)。
14.如權(quán)利要求1所述的鎖存器，其特征在于，該第一電流路徑的第二端與該第二電流路徑的第二端耦接至第一電源電壓，以及該第三電流路徑的第二端與該第四電流路徑的第二端耦接至第二電源電壓。
15.如權(quán)利要求1所述的鎖存器，其特征在于，更包括: 第一開關(guān)，其第一端耦接至該第一電流路徑的第二端與該第二電流路徑的第二端，該第一開關(guān)的第二端耦接至第一電源電壓；以及 第二開關(guān)，其第一端耦接至該第三電流路徑的第二端與該第四電流路徑的第二端，該第二開關(guān)的第二端耦接至第二電源電壓。
16.如權(quán)利要求1所述的鎖存器，其特征在于，更包括: 第一開關(guān)，其第一端耦接至該第三晶體管的控制端，該第一開關(guān)的第二端耦接至參考電壓；以及 第二開關(guān)，其第一端耦接至該第四晶體管的控制端，該第二開關(guān)的第二端耦接至該參考電壓。
17.如權(quán)利要求16所述的鎖存器，其特征在于，更包括: 第三開關(guān)，其第一端耦接至該第一晶體管的控制端； 第四開關(guān)，其第一端耦接至該第二晶體管的控制端；以及 第五開關(guān)，其第一端耦接至該第三開關(guān)的第二端與該第四開關(guān)的第二端，該第五開關(guān)的第二端耦接至該參考電壓。
18.如權(quán)利要求17所述的鎖存器，其特征在于，更包括: 第六開關(guān)，其第一端耦接至該第一電流路徑的第二端與該第二電流路徑的第二端，該第六開關(guān)的第二端耦接至第一電源電壓；以及 第七開關(guān)，其第一端耦接至該第三電流路徑的第二端與該第四電流路徑的第二端，該第七開關(guān)的第二端耦接至第二電源電壓。
19.如權(quán)利要求16所述的鎖存器，其特征在于，更包括: 動(dòng)態(tài)前置放大器電路，其依照第一輸入信號(hào)與第二輸入信號(hào)進(jìn)行前置放大器操作，以對(duì)應(yīng)輸出第一內(nèi)部信號(hào)至該第二開關(guān)的控制端與該第三開關(guān)的控制端，以及對(duì)應(yīng)輸出第二內(nèi)部信號(hào)至該第一開關(guān)的控制端與該第四開關(guān)的控制端。
20.如權(quán)利要求19所述的鎖存器，其特征在于，該動(dòng)態(tài)前置放大器電路包括: 第五晶體管，其控制端接收時(shí)脈信號(hào)； 第六晶體管，其第一端耦接至該第五晶體管的第一端，該第五晶體管的第二端耦接至第一電源電壓，該第六晶體管的控制端接收該第一輸入信號(hào)； 第七晶體管，其控制端接收該時(shí)脈信號(hào)； 第八晶體管，其第一端耦接至該第七晶體管的第一端，該第七晶體管的第二端耦接至該第一電源電壓，該第八晶體管的控制端接收該第二輸入信號(hào)；以及 第九晶體管，其第一端耦接至該第六晶體管的第二端與該第八晶體管的第二端，該第九晶體管的控制端接收該時(shí)脈信號(hào)，該第九晶體管的第二端耦接至第二電源電壓。
21.如權(quán)利要求1所述的鎖存器，其特征在于，該第一電流路徑、該第二電流路徑、該第三電流路徑與該第四電流路徑中至少一者的電壓作為該鎖存器的一比較結(jié)果。
22.如權(quán)利要求1所述的鎖存器，其特征在于，更包括: 輸出級(jí)電路，其第一輸入端、第二輸入端、第三輸入端與第四輸入端分別耦接至該第一電流路徑、該第四電流路徑、該第二電流路徑與該第三電流路徑，其中該輸出級(jí)電路依據(jù)該第一輸入端、該第二輸入端、該第三輸入端與該第四輸入端而對(duì)應(yīng)輸出該鎖存器的比較結(jié)果O
23.如權(quán)利要求22所述的鎖存器，其特征在于，該輸出級(jí)電路包括: 第五晶體管，其控制端耦接至該輸出級(jí)電路的該第一輸入端； 第六晶體管，其第一端耦接至該第五晶體管的第一端，該第五晶體管的第二端耦接至該第一電源電壓，該第六晶體管的控制端接收時(shí)脈信號(hào)； 第七晶體管，其第一端耦接至該第六晶體管的第二端，該第七晶體管的控制端耦接至該輸出級(jí)電路的該第二輸入端，而該第七晶體管的第二端耦接至該第二電源電壓； 第八晶體管，其控制端耦接至該輸出級(jí)電路的該第三輸入端； 第九晶體管，其第一端耦接至該第八晶體管的第一端，該第八晶體管的第二端耦接至該第一電源電壓，該第九晶體管的控制端接收該時(shí)脈信號(hào)；以及 第十晶體管，其第一端耦接至該第九晶體管的第二端，該第十晶體管的控制端耦接至該輸出級(jí)電路的該第四輸入端，而該第十晶體管的第二端耦接至該第二電源電壓。
24.一種鎖存器的操作方法，其特征在于，包括: 配置第一交叉耦合對(duì)電路，其中該第一交叉耦合對(duì)電路包含第一電流路徑與第二電流路徑，該第一電流路徑的控制端耦接至該第二電流路徑，而該第二電流路徑的控制端耦接至該第一電流路徑； 配置第一晶體管對(duì)電路，其中該第一晶體管對(duì)電路包含第一晶體管與第二晶體管，該第一晶體管的第一端耦接至該第一電流路徑的第一端，該第二晶體管的第一端耦接至該第二電流路徑的第一端； 配置第二晶體管對(duì)電路，其中該第二晶體管對(duì)電路包含第三晶體管與第四晶體管，該第三晶體管的控制端耦接至該第一交叉耦合對(duì)電路的該第一電流路徑，而該第四晶體管的控制端耦接至該第一交叉耦合對(duì)電路的該第二電流路徑； 配置第二交叉耦合對(duì)電路，其中該第二交叉耦合對(duì)電路包含第三電流路徑與第四電流路徑，該第三電流路徑的控制端耦接至該第四電流路徑，該第四電流路徑的控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至該第三晶體管的第一端，該第四電流路徑的第一端耦接至該第四晶體管的第一端，該第一晶體管的控制端耦接至該第三電流路徑，而該第二晶體管的控制端耦接至該第四電流路徑； 在將輸入信號(hào)注入所述第一電流路徑、所述第二電流路徑、所述第三電流路徑或所述第四電流路徑后的信號(hào)轉(zhuǎn)態(tài)期間，由該第一交叉耦合對(duì)電路以及該第二交叉耦合對(duì)電路將注入的該輸入信號(hào)放大；以及 在穩(wěn)態(tài)期間，由所述第一晶體管對(duì)電路截止所述第一電流路徑或所述第二電流路徑的靜態(tài)電流，以及由所述第二晶體管對(duì)電路截止所述第三電流路徑或所述第四電流路徑的靜態(tài)電流。
25.—種比較器,其特征在于,包括: 第一交叉耦合對(duì)電路，包含第一電流路徑與第二電流路徑，其中該第一電流路徑的控制端耦接至該第二電流路徑，而該第二電流路徑的控制端耦接至該第一電流路徑； 第一晶體管對(duì)電路，包含第一晶體管與第二晶體管，其中該第一晶體管的第一端耦接至該第一電流路徑的第一端，該第二晶體管的第一端耦接至該第二電流路徑的第一端；第二晶體管對(duì)電路，包含第三晶體管與第四晶體管，其中該第三晶體管的控制端耦接至該第一交叉耦合對(duì)電路的該第一電流路徑，而該第四晶體管的控制端耦接至該第一交叉耦合對(duì)電路的該第二電流路徑； 第二交叉耦合對(duì)電路，包含第三電流路徑與第四電流路徑，其中該第三電流路徑的控制端耦接至該第四電流路徑，該第四電流路徑的控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至該第三晶體管的第一端，該第四電流路徑的第一端耦接至該第四晶體管的第一端，該第一晶體管的控制端耦接至該第三電流路徑，而該第二晶體管的控制端耦接至該第四電流路徑； 第一開關(guān)，其第一端耦接至該第一電流路徑的第二端與該第二電流路徑的第二端，該第一開關(guān)的第二端耦接至第一電源電壓； 第二開關(guān)，其第一端耦接至該第三電流路徑的第二端與該第四電流路徑的第二端，該第二開關(guān)的第二端耦接至第二電源電壓； 控制電路，其包括第一控制電路、第二控制電路或第三控制電路；以及 動(dòng)態(tài)前置放大器電路，其依照第一輸入信號(hào)與第二輸入信號(hào)進(jìn)行前置放大器操作，以對(duì)應(yīng)輸出第一內(nèi)部信號(hào)與第二內(nèi)部信號(hào)至所述控制電路； 其中所述第一控制電路包括第三開關(guān)、第四開關(guān)、第五開關(guān)、第六開關(guān)與第七開關(guān)，該第三開關(guān)的第一端耦接至該第三晶體管的控制端，該第三開關(guān)的第二端耦接至參考電壓，該第四開關(guān)的第一端耦接至該第四晶體管的控制端，該第四開關(guān)的第二端耦接至該參考電壓，該第五開關(guān)的第一端耦接至該第一晶體管的控制端，該第六開關(guān)的第一端耦接至該第二晶體管的控制端，該第七開關(guān)的第一端耦接至該第五開關(guān)的第二端與該第六開關(guān)的第二端，該第七開關(guān)的第二端耦接至該參考電壓，該動(dòng)態(tài)前置放大器電路輸出該第一內(nèi)部信號(hào)至該第四開關(guān)的控制端與該第五開關(guān)的控制端，以及該動(dòng)態(tài)前置放大器電路輸出該第二內(nèi)部信號(hào)至該第三開關(guān)的控制端與該第六開關(guān)的控制端； 其中所述第二控制電路包括第三開關(guān)與第四開關(guān)，該第三開關(guān)的第一端耦接至該第三晶體管的控制端，該第三開關(guān)的第二端耦接至參考電壓，該第四開關(guān)的第一端耦接至該第四晶體管的控制端，該第四開關(guān)的第二端耦接至該參考電壓，該動(dòng)態(tài)前置放大器電路輸出該第一內(nèi)部信號(hào)至該第四開關(guān)的控制端，以及該動(dòng)態(tài)前置放大器電路輸出該第二內(nèi)部信號(hào)至該第三開關(guān)的控制端；以及 其中所述第三控制電路包括第五開關(guān)、第六開關(guān)與第七開關(guān)，該第五開關(guān)的第一端耦接至該第一晶體管的控制端，該第六開關(guān)的第一端耦接至該第二晶體管的控制端，該第七開關(guān)的第一端耦接至該第五開關(guān)的第二端與該第六開關(guān)的第二端，該第七開關(guān)的第二端耦接至該參考電壓，該動(dòng)態(tài)前置放大器電路輸出該第一內(nèi)部信號(hào)至該第五開關(guān)的控制端，以及該動(dòng)態(tài)前置放大器電路輸出該第二內(nèi)部信號(hào)至該第六開關(guān)的控制端。
【文檔編號(hào)】H03K19/094GK104426530SQ201410014097
【公開日】2015年3月18日 申請(qǐng)日期:2014年1月13日 優(yōu)先權(quán)日:2013年9月4日
【發(fā)明者】蔡嘉明, 郭柏均, 陳博瑋 申請(qǐng)人:財(cái)團(tuán)法人工業(yè)技術(shù)研究院