一種低壓振蕩器的制造方法
【專利摘要】本發(fā)明提供一種低壓振蕩器，其包括:參考電壓產(chǎn)生電路，所述參考電壓產(chǎn)生電路包括依次串聯(lián)的第一電流源、電阻和第一晶體管，第一電流源提供第一電流使得第一電流流過所述電阻和第一晶體管，以在第一電流源和電阻之間的節(jié)點產(chǎn)生參考電壓；依次串聯(lián)的第二電流源、第二晶體管和電容，第二晶體管的柵極與第一電流源和電阻之間的節(jié)點相連，第二晶體管和第二電流源之間的節(jié)點輸出控制信號，所述第二電流源提供第二電流使得在第二晶體管導通時所述第二電流經(jīng)由所述第二晶體管給所述電容充電以得到充電電壓；放電控制電路基于所述控制信號對電容進行放電控制。與現(xiàn)有技術(shù)相比，本發(fā)明中的低壓振蕩器，其具有較低的最低工作電壓，且電路結(jié)構(gòu)簡單。
【專利說明】一種低壓振蕩器
【【技術(shù)領(lǐng)域】】
[0001] 本發(fā)明涉及振蕩器領(lǐng)域，特別涉及一種簡化型低壓振蕩器。
【【背景技術(shù)】】
[0002]振蕩器(osci I Iator )是一種能量轉(zhuǎn)換裝置，其可以將直流電能轉(zhuǎn)換為具有一定頻率的交流電能，是電子電路中用來產(chǎn)生重復電子訊號(比如，正弦波、鋸齒波或方波等)的電子元件。在現(xiàn)有技術(shù)中，振蕩器被廣泛應(yīng)用于DC-DC開關(guān)電源，鋰電池保護電路、鋰電池充電電路、復位器等系統(tǒng)中。
[0003]請參考圖1所示，其為現(xiàn)有技術(shù)中的一種振蕩器的電路示意圖。隨著輸入電源電壓VDD的降低，該振蕩器由于輸入電壓限制而停止工作。由于該振蕩器需要的最低工作電壓為 Max {VGSN1+VGSN2+VDSP1, VGSN1+VDSN2+VGSP2}。其中，Vgsni 為 NMOS (N-ChanneI Metal OxideSemiconductor)晶體管 MNl 的柵源電壓，在一般 5V 的 CMOS (Complementary Metal OxideSemiconductor)工藝中，一般大于0.7V ;VGSN2為NMOS晶體管麗2的柵源電壓，考慮到襯偏效S(BodyEffect),—般大于0.8V ;VDSP1 為PM0S(P_Channel Metal Oxide Semiconductor)晶體管MPl的漏源電壓,一般大于0.1V ；Vdsn2為NMOS晶體管麗2的漏源電壓,一般大于0.1V ；Vgsp2為PMOS晶體管MP2的柵源電壓，一般大于0.8V。所以，該振蕩器的最低工作電壓將大于1.6V。如果能進一步降低振蕩器的最低工作電壓，顯然是非常有利的。
[0004]因此，有必要提供一種改進的技術(shù)方案來克服上述問題。
【
【發(fā)明內(nèi)容】
】
[0005]本發(fā)明的目的在于提供一種低壓振蕩器，其具有較低的最低工作電壓，且電路結(jié)構(gòu)簡單。
[0006]為了解決上述問題，本發(fā)明提供一種低壓振蕩器，其包括:參考電壓產(chǎn)生電路，其包括依次串聯(lián)的第一電流源、電阻和第一晶體管，所述第一電流源提供第一電流使得所述第一電流流過所述電阻和第一晶體管，以在第一電流源和電阻之間的節(jié)點產(chǎn)生參考電壓；依次串聯(lián)的第二電流源、第二晶體管和電容，所述第二晶體管的柵極與第一電流源和電阻之間的節(jié)點相連，所述第二晶體管和第二電流源之間的節(jié)點輸出控制信號，所述第二電流源提供第二電流使得在第二晶體管導通時所述第二電流經(jīng)由所述第二晶體管給所述電容充電以得到充電電壓；放電控制電路，其基于所述控制信號對電容進行放電控制。
[0007]進一步的，當所述參考電壓和所述充電電壓之間的差值大于所述第二晶體管的閾值電壓時，第二晶體管和第二電流源之間的節(jié)點輸出有效的控制信號；當所述參考電壓和所述充電電壓之間的差值小于所述第二晶體管的閾值電壓時，第二晶體管和第二電流源之間的節(jié)點輸出無效的控制信號，所述放電控制電路在所述控制信號有效時對所述電容進行放電，在所述控制信號無效時禁止對電容進行放電。
[0008]進一步的，所述第一晶體管和所述第二晶體管為NMOS晶體管，所述第一晶體管的漏極接所述電阻，其柵極和漏極相連，其源極接地；所述第二晶體管的源極與所述電容的一端相連，漏極與所述第二電流源相連，電容的另一端接地。
[0009]進一步的，所述第一晶體管和所述第二晶體管為PMOS晶體管，所述第一晶體管的漏極接所述電阻，其柵極和漏極相連，其源極接電源；所述第二晶體管的源極與所述電容的一端相連，漏極與所述第二電流源相連，電容的另一端接電源。
[0010]進一步的，所述放電控制電路包括第三晶體管或者第三三極管，所述第三晶體管的柵極為所述放電控制電路的控制信號接收端，所述第三晶體管的源極和漏極分別于所述電容的兩端相連。 [0011]進一步的，所述第二晶體管的襯底與其源極相連。
[0012]進一步的，所述第一晶體管的閾值電壓和第二晶體管的閾值電壓相同，且兩個晶體管的溝道的寬度和長度也相同。
[0013]進一步的，所述低壓振蕩器還包括延時電路，所述延時電路位于第二晶體管和第二電流源之間的節(jié)點與所述放電控制電路的控制信號接收端之間，所述延時電路將所述控制信號延時輸出給所述放電控制電路。
[0014]更進一步的，所述延時電路包括互相串聯(lián)的兩個或者兩個以上的反相器，所述反相器的個數(shù)為偶數(shù)個。
[0015]更進一步的，所述第二晶體管和電容之間的節(jié)點與所述振蕩器的輸出端相連。
[0016]與現(xiàn)有技術(shù)相比，本發(fā)明提供一種低壓振蕩器，其具有較低的最低工作電壓，且電路結(jié)構(gòu)簡單。
【【專利附圖】

【附圖說明】】
[0017]為了更清楚地說明本發(fā)明實施例的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中:
[0018]圖1為現(xiàn)有技術(shù)中的一種振蕩器的電路不意圖；
[0019]圖2為本發(fā)明在一個實施例中的振蕩器的電路示意圖；
[0020]圖3為圖2中的振蕩器輸出的鋸齒波RAMP以及對應(yīng)的CLK信號的示意圖；
[0021]圖4為本發(fā)明在另一個實施例中的振蕩器的電路不意圖；
[0022]圖5為本發(fā)明中采用PMOS晶體管的振蕩器的電路示意圖；
[0023]圖6為圖5中的振蕩器輸出的鋸齒波RAMP以及對應(yīng)的CLK信號的示意圖。
【【具體實施方式】】
[0024]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明。
[0025]此處所稱的“一個實施例”或“實施例”是指可包含于本發(fā)明至少一個實現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說明書中不同地方出現(xiàn)的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。除非特別說明，本文中的連接、相連、相接的表示電性連接的詞均表示直接或間接電性相連。
[0026]請參考圖2所示，其為本發(fā)明在一個實施例中的振蕩器的電路示意圖。所述振蕩器包括參考電壓產(chǎn)生電路210，依次串聯(lián)的第二電流源12、第二 NMOS晶體管麗2和電容CI，延時電路220和放電控制電路230。
[0027]所述參考電壓產(chǎn)生電路210包括依次串聯(lián)于電源VDD和地節(jié)點之間的第一電流源
11、電阻Rl和第一 NMOS晶體管麗I，其中，所述第一 NMOS晶體管麗I的漏極接所述電阻Rl，其柵極和漏極相連，其源極接地。所述第一電流源Il提供第一電流使得所述第一電流流過所述電阻Rl和第一 NMOS晶體管麗1，以在第一電流源Il和電阻Rl之間的節(jié)點產(chǎn)生參考電壓VR，所述參考電壓VR=Il.R1+VGSN10
[0028]依次串聯(lián)于電源VDD和地節(jié)點之間的第二電流源12、第二 NMOS晶體管麗2和電容Cl，其中，所述第二 NMOS晶體管麗2的源極與所述電容Cl的一端相連，其漏極與所述第二電流源12相連，電容Cl的另一端接地。所述第二 NMOS晶體管麗2的柵極與第一電流源Il和電阻Rl之間的節(jié)點VR相連，即參考電壓VR為第二 NMOS晶體管麗2的柵極偏置電壓；所述第二 NMOS晶體管麗2的漏極和第二電流源12之間的節(jié)點A輸出控制信號；第二 NMOS晶體管麗2的源極和電容Cl之間的連接節(jié)點VC與所述振蕩器的輸出端RAMP相連；所述第二電流源12提供第二電流使得在第二 NMOS晶體管MN2導通時所述第二電流經(jīng)由所述第二NMOS晶體管麗2給所述電容Cl充電以得到充電電壓VC (即節(jié)點VC的電壓)。
[0029]所述第二 NMOS晶體管MN2通過比較柵極電壓(其等于參考電壓VR)和其源極電壓(其等于充電電壓VC)來控制是否由電流源12對電容Cl充電，并以所述第二 NMOS晶體管麗2漏極和第二電流源12之間的節(jié)點A的電平信號作為控制信號(或者說由節(jié)點A輸出控制信號)。具體為:當所述參考電壓VR和所述充電電壓VC之間的差值大于或等于所述第二NMOS晶體管麗2的閾值電壓(B卩麗2的開啟電壓Vesth)時，所述第二 NMOS晶體管麗2導通，使第二電流源12對電容Cl充電，節(jié)點A輸出低電平(即輸出無效的控制信號);當所述參考電壓VR和所述充電電壓VC之間的差值小于所述第二 NMOS晶體管麗2的閾值電壓時，第二NMOS晶體管截止，禁止第二電流源12對電容Cl充電，節(jié)點A輸出高電平信號(即輸出有效的控制信號)。
[0030]所述延時電路220用于將節(jié)點A輸出的控制信號延時輸出給所述放電控制電路230,其目的是延長電容Cl的放電時間，進而提聞?wù)袷幤鞯念l率精度。在圖2所不的實施例中，所述延時電路230包括互相串聯(lián)的第一反相器INVl和第二反相器INV2，其中，第一反相器INVl的輸入端與所述節(jié)點A相連，第二反相器INV2的輸出端與所述放電控制電路230的控制信號接收端相連，所述第二反相器INV2輸出延遲后的控制信號CLK。在另一個實施例中，所述延時電路220還可以包括相互串聯(lián)的兩個以上的反相器，并且所述反相器的個數(shù)為偶數(shù)個，其原因在于延時電路220只具有延時功能，不能改變控制信號的翻轉(zhuǎn)方向。
[0031]所述放電控制電路230基于所述控制信號對電容Cl進行放電控制。所述放電控制電路230在所述控制信號有效時對所述電容Cl進行放電，在所述控制信號無效時禁止對電容Cl進行放電。在圖2所示的實施例中，所述放電控制電路230包括第三NMOS晶體管MN3，所述第三NMOS晶體管MN3的柵極為所述放電控制電路230的控制信號接收端，所述第三NMOS晶體管MN3的源極和漏極分別連接于所述電容Cl的兩端。所述第三NMOS晶體管MN3也可以替換為其他等效電子開關(guān)器件，比如,NPN (Negative-Positive-Negative)三極管。
[0032]以下詳細闡述圖2所示的振蕩器的工作過程。[0033]在圖2所示的實施例中，設(shè)置所述第一 NMOS晶體管麗I的閾值電壓和第二 NMOS晶體管MN2閾值電壓相同，且兩者的溝道的寬度和長度也完全相同。
[0034]初始狀態(tài)時，所述電容Cl的電壓為零，由于所述電容Cl的一端接地，且電容Cl的電壓等于輸出端RAMP的電壓，因此，初始狀態(tài)時輸出端RAMP的電壓也為零。又由于此時所述參考電壓VR和所述充電電壓VC之間的差值(即所述第二 NMOS晶體管麗2的柵極和源極的電壓差值)等于I1.Rl+VesN1，其大于第二 NMOS晶體管麗2的閾值電壓，因此，所述第二NMOS晶體管麗2導通，所述第二電流源12經(jīng)過第二 NMOS晶體管麗2對電容Cl進行充電，并且節(jié)點A輸出低電平信號，該低電平信號經(jīng)所述延時電路220延時后輸出延時后的控制信號CLK (其也為低電平信號)，所述CLK信號傳輸給所述第三NMOS晶體管麗3的柵極，使第三NMOS晶體管麗3截止。也就是說，在所述第一電容Cl的電壓為零時，第三NMOS晶體管麗3截止，第二電流源12開始對電容Cl充電。
[0035]根據(jù)公式Q=CV可知，在電容一定的情況下，充電量與電壓成正比，其中，Q為充電電量，C為電容的電容值，V為電容兩端的電壓。也就是說，從初始狀態(tài)起，隨著第二電流12對電容Cl逐漸充電，輸出端RAMP電位逐漸升高，直到所述參考電壓VR和所述充電電壓VC(即輸出端RAMP的電壓)之間的差值小于第二 NMOS晶體管麗2的閾值電壓，即所述輸出端RAMP的電壓超過I1.Rl時，所述二 NMOS晶體管麗2截止，使所述第二電流源12禁止對電容Cl充電，并且節(jié)點A由低電平翻轉(zhuǎn)為高電平，該高電平經(jīng)所述延時電路220延時后輸出延時后的控制信號CLK (其也為高電平)，所述CLK信號提供給所述第三NMOS晶體管麗3的柵極，第三NMOS晶體管麗3導通，由所述第三NMOS晶體管麗3對所述第一電容Cl迅速放電。
[0036]由于MOS管對電容放電速度非?？?，因此，電容Cl的放電時間遠遠小于充電時間。并且由于延時電路220的存在，可以將電容Cl的電壓放電至零。當所述第一電容Cl的電壓放電至零時，如上所述，第三NMOS晶體管麗3截止，第二電流源12再次對電容CI充電……，周而復始，第一電容Cl反復被充電和放電，致使該振蕩器的輸出端RAMP的電壓逐漸升高再迅速降低，進而在RAMP端 形成鋸齒波的振蕩波形。
[0037]請參考圖3所示，其為圖2中的振蕩器輸出的鋸齒波RAMP以及對應(yīng)的CLK信號的示意圖。該圖橫坐標表示時間，縱坐標表示電壓，其中，鋸齒波RAMP的上升階段為第一電容Cl的充電時間，下降階段為第一電容Cl的放電時間。并且由上述分析容易得知所述鋸齒波RAMP的峰值為第一電流Il與所述電阻Rl的乘積，峰谷為零，則該振蕩器的充電時間為T= (I1.R1)C1/I2，其中，Cl為所述電容Cl的電容值，Il為第一電流源Il的電流值，12為第二電流源12的電流值，Rl為電阻Rl的電阻值。
[0038]綜上所述，圖2所示的振蕩器也可以實現(xiàn)輸出鋸齒波RAMP信號。但是，其需要的最低工作電壓為VesN1+Il.R1+VDS—n,其中，Vds i!為第一電流源Il的電壓降，一般為一個處于飽和區(qū)PMOS管的源漏電壓，可以設(shè)計Vds n為0.1V，Vgsni為第一 NMOS晶體管麗I的柵源電壓，對于一般5V的CMOS工藝中，VesNl為0.7V，，如果設(shè)計I1.Rl=0.1V，則圖2所示的振蕩器的最低工作電源電壓為0.7V+0.1V+0.1V=0.9V。比圖1中現(xiàn)有技術(shù)的振蕩器的最低工作電源電壓1.6V要低很多，這樣在很多低壓的應(yīng)用中即可采用此種振蕩器。此外，本圖2所示的振蕩器比圖1所示的現(xiàn)有技術(shù)中的振蕩器的電路結(jié)構(gòu)更簡單，其占用的芯片面積更小，從而降低芯片成本。[0039]需要說明的是，第一電流源Il的電流值和第二電流源12的電流值成預(yù)定比例，即可以設(shè)計第一電流源的電流值Il等于第二電流源的電流值12，也可以設(shè)計第一電流源的電流值11等于N.12，N為自然數(shù)。為了減小電容Cl的充電時間對第一電流源11和第二電流源12的影響，可以對第一電流源Il和第二電流源12采取集成電路中常用的匹配技術(shù)，這樣，所述第一電流源Il的電流值和第二電流源12的電流值的比例可以被設(shè)計為一個不受溫度，電源電壓和工藝變化影響的常數(shù)，從而提高振蕩器的振蕩周期精度。
[0040]為了提高圖2所示的振蕩器的振蕩周期精度，還可以進行如下改進。請參考圖4所示，其為本發(fā)明在另一個實施例中的振蕩器的電路示意圖。其與圖2所示的振蕩器的區(qū)別在于，將所述第二 NMOS晶體管MN2的襯體改為與其源極相連。這樣能消除襯偏效應(yīng)對第二NMOS晶體管麗2閾值電壓的影響，使得第二 NMOS晶體管麗2的柵源電壓Vesffi與第一 NMOS晶體管MNl的柵源電壓VesN1更匹配，從而使非理想因素對振蕩器的振蕩周期精度的影響更小。
[0041]請參考圖5所示，其為本發(fā)明中采用PMOS晶體管的振蕩器的電路示意圖；請參考圖6所示，其為圖5中的振蕩器輸出的鋸齒波RAMP以及對應(yīng)的CLK信號的示意圖。由于其實質(zhì)內(nèi)容與上述采用NMOS晶體管的振蕩器相同，因此，不再累述介紹。
[0042]在本發(fā)明中，“連接”、相連、“連”、“接”等表示電性相連的詞語，如無特別說明，則表示直接或間接的電性連接。
[0043]需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對本發(fā)明的【具體實施方式】所做的任何改動均不脫離本發(fā)明的權(quán)利要求書的范圍。相應(yīng)地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于前述【具體實施方式】。
【權(quán)利要求】
1.一種低壓振蕩器，其特征在于，其包括: 參考電壓產(chǎn)生電路，其包括依次串聯(lián)的第一電流源、電阻和第一晶體管，所述第一電流源提供第一電流使得所述第一電流流過所述電阻和第一晶體管，以在第一電流源和電阻之間的節(jié)點產(chǎn)生參考電壓； 依次串聯(lián)的第二電流源、第二晶體管和電容，所述第二晶體管的柵極與第一電流源和電阻之間的節(jié)點相連，所述第二晶體管和第二電流源之間的節(jié)點輸出控制信號，所述第二電流源提供第二電流使得在第二晶體管導通時所述第二電流經(jīng)由所述第二晶體管給所述電容充電以得到充電電壓； 放電控制電路，其基于所述控制信號對電容進行放電控制。
2.根據(jù)權(quán)利要求1所述的低壓振蕩器，其特征在于， 當所述參考電壓和所述充電電壓之間的差值大于所述第二晶體管的閾值電壓時，第二晶體管和第二電流源之間的節(jié)點輸出有效的控制信號；當所述參考電壓和所述充電電壓之間的差值小于所述第二晶體管的閾值電壓時，第二晶體管和第二電流源之間的節(jié)點輸出無效的控制信號， 所述放電控制電路在所述控制信號有效時對所述電容進行放電，在所述控制信號無效時禁止對電容進行放電。
3.根據(jù)權(quán)利要求2所述的低壓振蕩器，其特征在于， 所述第一晶體管和所述第二晶體管為NMOS晶體管， 所述第一晶體管的漏極接所述電阻，其柵極和漏極相連，其源極接地； 所述第二晶體管的源極與所述電容的一端相連，漏極與所述第二 電流源相連，電容的另一端接地。
4.根據(jù)權(quán)利要求2所述的低壓振蕩器，其特征在于， 所述第一晶體管和所述第二晶體管為PMOS晶體管， 所述第一晶體管的漏極接所述電阻，其柵極和漏極相連，其源極接電源； 所述第二晶體管的源極與所述電容的一端相連，漏極與所述第二電流源相連，電容的另一端接電源。
5.根據(jù)權(quán)利要求3或者4所述的低壓振蕩器，其特征在于， 所述放電控制電路包括第三晶體管或者第三三極管， 所述第三晶體管的柵極為所述放電控制電路的控制信號接收端，所述第三晶體管的源極和漏極分別于所述電容的兩端相連。
6.根據(jù)權(quán)利要求5所述的低壓振蕩器，其特征在于，所述第二晶體管的襯底與其源極相連。
7.根據(jù)權(quán)利要求6所述的低壓振蕩器，其特征在于，所述第一晶體管的閾值電壓和第二晶體管的閾值電壓相同，且兩個晶體管的溝道的寬度和長度也相同。
8.根據(jù)權(quán)利要求7所述的低壓振蕩器，其特征在于，其還包括延時電路，所述延時電路位于第二晶體管和第二電流源之間的節(jié)點與所述放電控制電路的控制信號接收端之間，所述延時電路將所述控制信號延時輸出給所述放電控制電路。
9.根據(jù)權(quán)利要求8所述的低壓振蕩器，其特征在于，所述延時電路包括互相串聯(lián)的兩個或者兩個以上的反相器，所述反相器的個數(shù)為偶數(shù)個。
10.根據(jù)權(quán)利要求1所述的低壓振蕩器，其特征在于，所述第二晶體管和電容之間的節(jié)點與所述振蕩器的輸出端 相連。
【文檔編號】H03B5/04GK103490726SQ201310442059
【公開日】2014年1月1日 申請日期:2013年9月25日 優(yōu)先權(quán)日:2013年9月25日
【發(fā)明者】王釗 申請人:無錫中星微電子有限公司