一種頻率倍增電路的制作方法
【專利摘要】本發(fā)明公開了一種頻率倍增電路，具有時(shí)鐘源模塊，所述時(shí)鐘源模塊輸出端上并聯(lián)有多相位可變延遲器、沿比較器和沿檢測和輸出緩沖模塊；所述沿比較器的輸出端連接多相位可變延遲器，多相位可變延遲器輸出端上并聯(lián)有多相位延遲0.5T時(shí)鐘模塊、多相位延遲1TE時(shí)鐘模塊、多相位延遲1TL時(shí)鐘模塊和多相位延遲1T時(shí)鐘模塊，所述多相位延遲0.5T時(shí)鐘模塊連接沿檢測和輸出緩沖模塊的輸入端，多相位延遲1TE時(shí)鐘模塊、多相位延遲1TL時(shí)鐘模塊和多相位延遲1T時(shí)鐘模塊均連接沿比較器的輸入端；所述時(shí)鐘源模塊為晶振輸出的等參考時(shí)鐘或者其他任何需要倍增的時(shí)鐘。這種頻率倍增電路可以實(shí)現(xiàn)更多的倍增數(shù)，結(jié)構(gòu)比較簡單，功耗也比較低。
【專利說明】一種頻率倍增電路【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及一種電路領(lǐng)域，尤其涉及一種頻率倍增電路。
【背景技術(shù)】
[0002]頻率倍增電路指的是一種電路，根據(jù)輸入的信號，產(chǎn)生兩倍頻率信號的電路。該頻率倍增器可用于鎖相環(huán)的參考時(shí)鐘頻率的倍增，可降低鎖相環(huán)的輸出和參考時(shí)鐘的倍增關(guān)系，降低輸出信號的相位噪聲。或者可以降低參考時(shí)鐘的頻率，降低器件和解決方案的成本?？蓮V泛運(yùn)用在鎖相環(huán)、射頻前端、高速串行數(shù)字通信等領(lǐng)域。
[0003]現(xiàn)有的技術(shù)一般依賴于鎖相環(huán)產(chǎn)生，但鎖相環(huán)比較復(fù)雜、面積大，功耗高，需要工藝支持。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問題是，提供一種結(jié)構(gòu)簡單，功耗低的頻率倍增電路。
[0005]為了解決上述技術(shù)問題，本發(fā)明是通過以下技術(shù)方案實(shí)現(xiàn)的:一種頻率倍增電路，具有時(shí)鐘源模塊，所述時(shí)鐘源模塊輸出端上并聯(lián)有多相位可變延遲器、沿比較器和沿檢測和輸出緩沖模塊；所述沿比較器的輸出端連接多相位可變延遲器，多相位可變延遲器輸出端上并聯(lián)有多相位延遲0.5T時(shí)鐘模塊、多相位延遲ITE時(shí)鐘模塊、多相位延遲ITL時(shí)鐘模塊和多相位延遲IT時(shí)鐘模塊，所述多相位延遲0.5T時(shí)鐘模塊連接沿檢測和輸出緩沖模塊的輸入端，多相位延遲ITE時(shí)鐘模塊、多相位延遲ITL時(shí)鐘模塊和多相位延遲IT時(shí)鐘模塊均連接沿比較器的輸入端。
[0006]優(yōu)選的，所述時(shí)鐘 源模塊為晶振輸出的等參考時(shí)鐘或者其他任何需要倍增的時(shí)鐘。
[0007]與現(xiàn)有技術(shù)相比，本發(fā)明的有益之處是:這種頻率倍增電路可以實(shí)現(xiàn)更多的倍增數(shù)，結(jié)構(gòu)比較簡單，功耗也比較低。
[0008]【專利附圖】

【附圖說明】:
下面結(jié)合附圖對本發(fā)明進(jìn)一步說明。
[0009]圖1是本發(fā)明一種頻率倍增電路結(jié)構(gòu)示意圖。
[0010]圖中:1、時(shí)鐘源模塊；2、多相位可變延遲器；2_1、多相位延遲0.5T時(shí)鐘模塊；2-2、多相位延遲ITE時(shí)鐘模塊；2-3、多相位延遲ITL時(shí)鐘模塊；2_4、多相位延遲IT時(shí)鐘模塊；3、沿比較器；4、沿檢測和輸出緩沖模塊。
[0011]【具體實(shí)施方式】:
下面結(jié)合附圖及【具體實(shí)施方式】對本發(fā)明進(jìn)行詳細(xì)描述:
圖1所示一種頻率倍增電路，具有時(shí)鐘源模塊I，所述時(shí)鐘源模塊I為晶振輸出的等參考時(shí)鐘或者其他任何需要倍增的時(shí)鐘，所述時(shí)鐘源模塊I輸出端上并聯(lián)有多相位可變延遲器2、沿比較器3和沿檢測和輸出緩沖模塊4 ;所述沿比較器3的輸出端連接多相位可變延遲器2，多相位可變延遲器2輸出端上并聯(lián)有多相位延遲0.5T時(shí)鐘模塊2-1、多相位延遲ITE時(shí)鐘模塊2-2、多相位延遲ITL時(shí)鐘模塊2-3和多相位延遲IT時(shí)鐘模塊2_4，所述多相位延遲0.5T時(shí)鐘模塊2-1連接沿檢測和輸出緩沖模塊4的輸入端，多相位延遲ITE時(shí)鐘模塊2-2、多相位延遲ITL時(shí)鐘模塊2-3和多相位延遲IT時(shí)鐘模塊2_4均連接沿比較器3的輸入端。
[0012]具體地，時(shí)鐘源模塊I輸出經(jīng)過一個(gè)多相位可變延遲器2，產(chǎn)生多相位延遲0.5T時(shí)鐘模塊2-1、多相位延遲ITE時(shí)鐘模塊2-2、多相位延遲ITL時(shí)鐘模塊2_3和多相位延遲IT時(shí)鐘模塊2-4。其中，輸入到多相位延遲IT時(shí)鐘模塊2-4間有2N級延遲，輸入到多相位延遲0.5T時(shí)鐘模塊2-1間有N級延遲。N由輸入頻率和多相位可變延遲器2的設(shè)計(jì)等相關(guān)參數(shù)決定。
[0013]正常工作時(shí)，即使輸入的時(shí)鐘占空比不是50%，多相位延遲IT時(shí)鐘模塊2-4將通過一個(gè)沿比較器3和可變延遲電路組成的反饋回路來保證它的上升沿和輸入的時(shí)鐘的上升沿一致，因此，多相位延遲0.5T時(shí)鐘模塊2-1的上升沿將發(fā)生在輸入時(shí)鐘周期一半的時(shí)候，不管輸入的時(shí)鐘的占空比如何。由此保證了輸出時(shí)鐘的頻率為輸入的時(shí)鐘頻率的兩倍。類似同樣的做法，可以實(shí)現(xiàn)輸出時(shí)鐘的頻率為輸入的時(shí)鐘頻率的三倍，四倍等。所需要做的，只是將整個(gè)延遲電路改為3N或者4N個(gè)延遲。同理還可以實(shí)現(xiàn)跟多的倍增數(shù)。
[0014]這種頻率倍增電路可以實(shí)現(xiàn)更多的倍增數(shù)，結(jié)構(gòu)比較簡單，功耗也比較低。
[0015]需要強(qiáng)調(diào)的是:以上僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制，凡是依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
【權(quán)利要求】
1.一種頻率倍增電路，其特征在于:具有時(shí)鐘源模塊(1)，所述時(shí)鐘源模塊(I)輸出端上并聯(lián)有多相位可變延遲器(2)、沿比較器(3)和沿檢測和輸出緩沖模塊(4);所述沿比較器(3)的輸出端連接多相位可變延遲器(2)，多相位可變延遲器(2)輸出端上并聯(lián)有多相位延遲0.5T時(shí)鐘模塊(2-1 )、多相位延遲ITE時(shí)鐘模塊(2-2 )、多相位延遲ITL時(shí)鐘模塊(2-3 )和多相位延遲IT時(shí)鐘模塊(2-4)，所述多相位延遲0.5T時(shí)鐘模塊(2-1)連接沿檢測和輸出緩沖模塊(4)的輸入端，多相位延遲ITE時(shí)鐘模塊(2-2)、多相位延遲ITL時(shí)鐘模塊(2_3)和多相位延遲IT時(shí)鐘模塊(2-4)均連接沿比較器(3)的輸入端。
2.根據(jù)權(quán)利要求1所述的頻率倍增電路，其特征在于:所述時(shí)鐘源模塊(I)為晶振輸出的等參考時(shí)鐘或者其他任何需要倍增的時(shí)鐘。
【文檔編號】H03B19/00GK103490728SQ201310395871
【公開日】2014年1月1日 申請日期:2013年9月4日 優(yōu)先權(quán)日:2013年9月4日
【發(fā)明者】劉雄 申請人:蘇州蘇爾達(dá)信息科技有限公司