一種實(shí)現(xiàn)fir濾波的方法和濾波裝置制造方法
【專利摘要】本發(fā)明實(shí)施例提供一種實(shí)現(xiàn)FIR濾波的方法和濾波裝置，將FPGA的α個(gè)RAM進(jìn)行級聯(lián)，將各個(gè)RAM與FIR濾波器連接；設(shè)置一個(gè)復(fù)用周期包括多個(gè)時(shí)鐘周期，每一個(gè)RAM在該復(fù)用周期的不同時(shí)鐘周期內(nèi)均輸出一個(gè)延遲數(shù)據(jù)，延遲數(shù)據(jù)在FIR濾波器中參與濾波運(yùn)算，前(α-1)個(gè)RAM輸出的延遲數(shù)據(jù)允許分別輸入到級聯(lián)的下一個(gè)RAM中；在濾波運(yùn)算中，當(dāng)至少兩個(gè)延遲數(shù)據(jù)的FIR濾波器系數(shù)相同時(shí)，將至少兩個(gè)延遲數(shù)據(jù)相加得到延遲和值，將延遲和值與FIR濾波器系數(shù)相乘得到乘積，將所有的乘積求和得到當(dāng)前的復(fù)用周期的濾波結(jié)果。濾波運(yùn)算是將至少兩個(gè)延遲數(shù)據(jù)相加后再進(jìn)行乘法運(yùn)算得到乘積，因此減少了執(zhí)行乘法運(yùn)算的乘法器單元的數(shù)量。
【專利說明】一種實(shí)現(xiàn)FIR濾波的方法和濾波裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及FIR濾波技術(shù)，特別是指一種實(shí)現(xiàn)FIR濾波的方法和濾波裝置。

【背景技術(shù)】
[0002] 數(shù)字中頻處理技術(shù)中，F(xiàn)IR濾波器是不可缺少的重要組成部分，大量的FIR濾波器 用FPGA等器件實(shí)現(xiàn)，F(xiàn)IR濾波器的數(shù)學(xué)方程是

【權(quán)利要求】
1. 一種實(shí)現(xiàn)FIR濾波的方法，其特征在于，應(yīng)用于FPGA，方法包括： 將FPGA上的a個(gè)RAM進(jìn)行級聯(lián)，將各個(gè)RAM與FIR濾波器連接； 設(shè)置一個(gè)復(fù)用周期包括多個(gè)時(shí)鐘周期，每一個(gè)RAM在該復(fù)用周期的不同時(shí)鐘周期內(nèi)均 輸出一個(gè)延遲數(shù)據(jù)，延遲數(shù)據(jù)在FIR濾波器中參與濾波運(yùn)算，并且前（a-1)個(gè)RAM輸出的 延遲數(shù)據(jù)允許分別輸入到級聯(lián)的下一個(gè)RAM中； 在濾波運(yùn)算中，當(dāng)至少兩個(gè)延遲數(shù)據(jù)的FIR濾波器系數(shù)相同時(shí)，將至少兩個(gè)延遲數(shù)據(jù) 相加得到延遲和值，將所述延遲和值與所述FIR濾波器系數(shù)相乘得到乘積，將所有的乘積 求和得到當(dāng)前的復(fù)用周期的濾波結(jié)果。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，F(xiàn)IR濾波器的時(shí)鐘頻率f。，輸入數(shù)據(jù)速率 fd，所述設(shè)置一個(gè)復(fù)用周期包括多個(gè)時(shí)鐘周期具體包括： 復(fù)用周期倍數(shù)k = ft/fd，一個(gè)復(fù)用周期內(nèi)包括復(fù)用周期倍數(shù)個(gè)時(shí)鐘周期。
3. 根據(jù)權(quán)利要求1所述的方法，其特征在于，每一個(gè)RAM在該復(fù)用周期的不同時(shí)鐘周期 內(nèi)均輸出一個(gè)延遲數(shù)據(jù)，具體包括： 在每一個(gè)復(fù)用周期開始時(shí)更新各RAM的讀地址，各RAM的讀地址在該復(fù)用周期內(nèi)是遞 增或遞減的； 第一部分的目個(gè)RAM按照遞增順序輸出延遲數(shù)據(jù)，則第二部分的Y個(gè)RAM按照遞減 順序輸出延遲數(shù)據(jù)，當(dāng)a是偶數(shù)時(shí)，目=y = (1/2) *a ;當(dāng)a是奇數(shù)時(shí)，a =2*目-1=2* Y+1。
4. 根據(jù)權(quán)利要求3所述的方法，其特征在于，還包括： 在一個(gè)時(shí)鐘周期內(nèi)，與各個(gè)延遲數(shù)據(jù)匹配的各個(gè)FIR濾波器系數(shù)具有中也對稱性， 當(dāng)a是偶數(shù)時(shí)，F(xiàn)IR濾波器系數(shù)中，前a/2個(gè)FIR濾波器系數(shù)與后a/2個(gè)FIR濾波 器系數(shù)呈中也對稱， 當(dāng)a是奇數(shù)時(shí)，F(xiàn)IR濾波器系數(shù)中，前（a-1)/2個(gè)FIR濾波器系數(shù)與后（a-1)/2個(gè) FIR濾波器系數(shù)呈中也對稱。
5. 根據(jù)權(quán)利要求4所述的方法，其特征在于，將至少兩個(gè)延遲數(shù)據(jù)相加得到延遲和值， 具體包括： 當(dāng)a是偶數(shù)時(shí)，目=y，在一個(gè)時(shí)鐘周期內(nèi)，第一部分的目個(gè)RAM輸出的延遲數(shù)據(jù)分別 順序地與第二部分的Y個(gè)RAM輸出的延遲數(shù)據(jù)逆序地相加得到所述延遲和值， 當(dāng)a是奇數(shù)時(shí)，目= y+l，在一個(gè)時(shí)鐘周期內(nèi)，第一部分的前Y個(gè)RAM輸出的延遲數(shù)據(jù) 分別順序地與第二部分的Y個(gè)RAM輸出的延遲數(shù)據(jù)逆序地相加得到所述延遲和值。
6. 根據(jù)權(quán)利要求3所述的方法，其特征在于，前（a-1)個(gè)RAM輸出的延遲數(shù)據(jù)允許分 別輸入到級聯(lián)的下一個(gè)RAM中具體包括： 設(shè)置前一個(gè)RAM輸出的每個(gè)延遲數(shù)據(jù)在該前一個(gè)RAM的倒數(shù)第二個(gè)時(shí)鐘周期寫入后一 個(gè) RAM。
7. 根據(jù)權(quán)利要求1所述的方法，其特征在于，還包括： 根據(jù)復(fù)用周期計(jì)數(shù)，在不同的復(fù)用周期中，使能不同的RAM的寫使能，向該RAM中寫入 延遲數(shù)據(jù)。
8. -種濾波裝置，其特征在于，包括： RAM級聯(lián)單元，將FPGA上的a個(gè)RAM進(jìn)行級聯(lián)，將各個(gè)RAM與FIR濾波器連接； 復(fù)用單元，用于設(shè)置一個(gè)復(fù)用周期包括多個(gè)時(shí)鐘周期，每一個(gè)RAM在該復(fù)用周期的不 同時(shí)鐘周期內(nèi)均輸出一個(gè)延遲數(shù)據(jù)，延遲數(shù)據(jù)參與濾波運(yùn)算，并且延遲數(shù)據(jù)允許被輸入到 級聯(lián)的下一個(gè)RAM中； 濾波運(yùn)算單元，用于在濾波運(yùn)算中，當(dāng)至少兩個(gè)延遲數(shù)據(jù)的FIR濾波器系數(shù)相同時(shí)，將 至少一個(gè)延遲數(shù)據(jù)相加得到延遲和值，將所述延遲和值與所述FIR濾波器系數(shù)相乘得到乘 積，將所有的乘積求和得到當(dāng)前的復(fù)用周期的濾波結(jié)果。
9. 根據(jù)權(quán)利要求8所述的裝置，其特征在于，復(fù)用單元包括： 地址控制模塊，用于在每一個(gè)復(fù)用周期開始時(shí)更新各RAM的讀地址，各RAM的讀地址是 遞增或遞減的； RAM控制模塊，用于控制第一部分的目個(gè)RAM按照遞增順序輸出延遲數(shù)據(jù)，則第二部 分的Y個(gè)RAM按照遞減順序輸出延遲數(shù)據(jù)，當(dāng)a是偶數(shù)時(shí)，目= y = (l/2)*a ;當(dāng)a是奇數(shù) 時(shí)，a=2*0-l=2*y+l。
10. 根據(jù)權(quán)利要求8所述的裝置，其特征在于，還包括： 系數(shù)控制單元，用于在一個(gè)時(shí)鐘周期內(nèi)，與各個(gè)延遲數(shù)據(jù)匹配的各個(gè)FIR濾波器系數(shù) 具有中也對稱性， 當(dāng)a是偶數(shù)時(shí)，F(xiàn)IR濾波器系數(shù)中，前a/2個(gè)FIR濾波器系數(shù)與后a/2個(gè)FIR濾波 器系數(shù)中也對稱， 當(dāng)a是奇數(shù)時(shí)，F(xiàn)IR濾波器系數(shù)中，前（a-1)/2個(gè)FIR濾波器系數(shù)與后（a-1)/2個(gè) FIR濾波器系數(shù)中也對稱。
11. 根據(jù)權(quán)利要求8所述的裝置，其特征在于，濾波運(yùn)算單元包括： 偶數(shù)運(yùn)算模塊，用于當(dāng)a是偶數(shù)時(shí)，目=y，在一個(gè)時(shí)鐘周期內(nèi)，第一部分的目個(gè)RAM 輸出的延遲數(shù)據(jù)分別順序地與第二部分的Y個(gè)RAM輸出的延遲數(shù)據(jù)逆序地相加得到所述 延遲和值， 奇數(shù)運(yùn)算模塊，用于當(dāng)a是奇數(shù)時(shí)，目= y+l，在一個(gè)時(shí)鐘周期內(nèi)，第一部分的前y個(gè) RAM輸出的延遲數(shù)據(jù)分別順序地與第二部分的Y個(gè)RAM輸出的延遲數(shù)據(jù)逆序地相加得到所 述延遲和值。
【文檔編號】H03H17/02GK104348446SQ201310320501
【公開日】2015年2月11日 申請日期:2013年7月26日 優(yōu)先權(quán)日:2013年7月26日
【發(fā)明者】劉少聰 申請人:中國移動通信集團(tuán)廣東有限公司