信號傳輸電路的制作方法
【專利摘要】本發(fā)明公開了一種信號傳輸電路，包括預(yù)驅(qū)動器和驅(qū)動器。預(yù)驅(qū)動器被配置成響應(yīng)于第一延遲信號和第一選擇信號而產(chǎn)生第一驅(qū)動信號，以及響應(yīng)于第二延遲信號、第二選擇信號以及脈沖信號而產(chǎn)生第二驅(qū)動信號。驅(qū)動器被配置成響應(yīng)于第一驅(qū)動信號和第二驅(qū)動信號而驅(qū)動傳輸信號。第一延遲信號在比接收輸入信號時(shí)的第一時(shí)間更晚的第二時(shí)間被使能，第二延遲信號在比第二時(shí)間更晚的第三時(shí)間被使能，脈沖信號在從第一時(shí)間延遲了預(yù)定延遲時(shí)段的第四時(shí)間被使能。
【專利說明】信號傳輸電路
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2012年8月20日向韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2012-0090935的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
【背景技術(shù)】
[0003]一般地，半導(dǎo)體集成電路的發(fā)送級或接收級與終端電阻器連接，所述終端電阻器具有與傳輸信道的阻抗相同的電阻。終端電阻器可以將傳輸信道的阻抗與發(fā)送級或接收級的阻抗匹配，以抑制經(jīng)由傳輸信道傳送的信號(包括數(shù)據(jù))的反射。
[0004]在諸如中央處理單元(CPU)和/或圖形存儲器件的具有較小功耗限制的集成電路中，廣泛地使用了與接收級電連接的終端電阻器，以有效地抑制信號反射。然而，在終端電阻器與接收級電連接的情況下，直流(DC)總是流經(jīng)終端電阻器，引起高功耗。因而，在諸如移動設(shè)備或系統(tǒng)的具有較大功耗限制的一些集成電路中，可能難以使用終端電阻器與接收級連接的設(shè)計(jì)方案。因此，移動設(shè)備或系統(tǒng)的集成電路使用終端電阻器與發(fā)送級連接的設(shè)計(jì)方案。
[0005]可以利用信號傳輸電路來實(shí)現(xiàn)終端電阻器與發(fā)送級連接的設(shè)計(jì)方案。更具體地，集成電路可以包括與發(fā)送級連接的信號傳輸電路以經(jīng)由傳輸信道來傳送信號，使得信號傳輸信道的阻抗可以通過控制信號傳輸電路的電阻來匹配。信號傳輸電路可以包括用于驅(qū)動經(jīng)由傳輸信道所傳送的信號的多個(gè)驅(qū)動器。信號傳輸電路的電阻可以通過選擇性地導(dǎo)通所述多個(gè)驅(qū)動器中的至少一個(gè)來調(diào)整或控制。

【發(fā)明內(nèi)容】

[0006]各種實(shí)施例涉及信號傳輸電路。
[0007]根據(jù)一個(gè)實(shí)施例，一種信號傳輸電路包括預(yù)驅(qū)動器和驅(qū)動器。預(yù)驅(qū)動器被配置成響應(yīng)于第一延遲信號和第一選擇信號而產(chǎn)生第一驅(qū)動信號，以及響應(yīng)于第二延遲信號、第二選擇信號以及脈沖信號而產(chǎn)生第二驅(qū)動信號。驅(qū)動器被配置成響應(yīng)于第一驅(qū)動信號和第二驅(qū)動信號而驅(qū)動傳輸信號。第一延遲信號在比接收輸入信號時(shí)的第一時(shí)間更晚的第二時(shí)間被使能，第二延遲信號在比第二時(shí)間更晚的第三時(shí)間被使能，脈沖信號在從第一時(shí)間延遲了預(yù)定延遲時(shí)段的第四時(shí)間被使能。
[0008]根據(jù)另一個(gè)實(shí)施例，預(yù)驅(qū)動器被配置成:當(dāng)選擇信號被使能時(shí)，在延遲信號被使能時(shí)產(chǎn)生使能的驅(qū)動信號；或者當(dāng)選擇信號被禁止時(shí)，在脈沖信號被禁止并且延遲信號被使能時(shí)產(chǎn)生使能的驅(qū)動信號，驅(qū)動器被配置成響應(yīng)于驅(qū)動信號而驅(qū)動傳輸信號。
[0009]根據(jù)另一個(gè)實(shí)施例，一種信號傳輸電路包括輸入緩沖器、信號處理器、預(yù)驅(qū)動器以及驅(qū)動器。輸入緩沖器被配置成響應(yīng)于輸入信號而產(chǎn)生預(yù)信號和觸發(fā)信號。信號處理器被配置成響應(yīng)于預(yù)信號而產(chǎn)生脈沖信號，以及響應(yīng)于觸發(fā)信號而產(chǎn)生第一延遲信號和第二延遲信號。預(yù)驅(qū)動器被配置成響應(yīng)于第一延遲信號和第一選擇信號而產(chǎn)生第一驅(qū)動信號，以及響應(yīng)于第二延遲信號、第二選擇信號以及脈沖信號而產(chǎn)生第二驅(qū)動信號。驅(qū)動器被配置成響應(yīng)于第一驅(qū)動信號和第二驅(qū)動信號而驅(qū)動傳輸信號。
【專利附圖】

【附圖說明】
[0010]結(jié)合附圖和所附詳細(xì)描述，本發(fā)明構(gòu)思的實(shí)施例將變得更加清楚，其中:
[0011]圖1說明根據(jù)信號傳輸電路的各種電阻從信號傳輸電路輸出的傳輸信號的波形圖；
[0012]圖2是說明根據(jù)一個(gè)實(shí)施例的信號傳輸電路的配置的框圖；
[0013]圖3是說明圖2的信號傳輸電路中包括的第一上拉預(yù)驅(qū)動器的配置的電路圖；
[0014]圖4是說明圖2的信號傳輸電路中包括的第二上拉預(yù)驅(qū)動器的配置的電路圖；
[0015]圖5是說明圖2的信號傳輸電路中包括的第一下拉預(yù)驅(qū)動器的配置的電路圖；
[0016]圖6是說明圖2的信號傳輸電路中包括的第二下拉預(yù)驅(qū)動器的配置的電路圖；
[0017]圖7和圖8是說明圖2中所示的信號傳輸電路的操作的時(shí)序圖；以及
[0018]圖9是根據(jù)信號傳輸電路的電阻來總結(jié)圖2的信號傳輸電路中包括的第一上拉預(yù)驅(qū)動器和第二上拉預(yù)驅(qū)動器以及第一下拉預(yù)驅(qū)動器和第二下拉預(yù)驅(qū)動器的操作狀態(tài)的表。
【具體實(shí)施方式】
[0019]在下文中將參照附圖來描述各種實(shí)施例。然而，本文描述的實(shí)施例僅是出于說明性的目的，并非意圖限制本發(fā)明構(gòu)思的范圍。
[0020]圖1說明根據(jù)信號傳輸電路的各種電阻從信號傳輸電路輸出的傳輸信號的波形圖。
[0021]信號傳輸電路可以驅(qū)動傳輸信號，并且經(jīng)由傳輸信道來傳送傳輸信號。在這種情況下，傳輸信號可能在信號傳輸電路的接收級處反射，由此引起傳輸信號的失真。因而，為了防止傳輸信號失真，信號傳輸電路可以控制或調(diào)整其電阻，以將信號傳輸電路的阻抗與傳輸信道的阻抗匹配。參見圖1，當(dāng)信號傳輸電路的電阻與傳輸信道的阻抗匹配時(shí)，傳輸信號可以如波形“XI”所示經(jīng)由傳輸信道以最小的失真來正常地傳送。然而，當(dāng)信號傳輸電路的電阻相對小于傳輸信道的阻抗時(shí)，傳輸信號可以如波形“X2”所示以過沖(overshoot)來傳送?；蛘撸?dāng)信號傳輸電路的電阻相對大于傳輸信道的阻抗時(shí)，傳輸信號可以如波形“X3”所示以下沖(undershoot)來傳送。
[0022]如果傳輸信號的轉(zhuǎn)換速率提高，則數(shù)據(jù)眼(data eye)也可以增加以獲得高的信號完整性。因此，在正常地傳送傳輸信號而沒有諸如波形“X2”的過沖和諸如波形“X3”的下沖的情況下，可以優(yōu)選地減小信號傳輸電路的電阻以提高傳輸信號的轉(zhuǎn)換速率。
[0023]圖2是說明根據(jù)一個(gè)實(shí)施例的信號傳輸電路的配置的框圖。
[0024]如圖2所示，信號傳輸電路可以被配置成包括輸入緩沖器1、第一信號處理器2、第二信號處理器3、上拉預(yù)驅(qū)動器4、下拉預(yù)驅(qū)動器5、上拉驅(qū)動器6以及下拉驅(qū)動器7。
[0025]輸入緩沖器I可以被配置成包括上拉輸入緩沖器11和下拉輸入緩沖器12。上拉輸入緩沖器11可以被配置成包括第一預(yù)信號發(fā)生器111和第一緩沖器112。下拉輸入緩沖器12可以被配置成包括第二預(yù)信號發(fā)生器121和第二緩沖器122。第一預(yù)信號發(fā)生器111可以與第一輸入信號INR被使能時(shí)同步地產(chǎn)生第一預(yù)信號PRE_UPB，所述第一預(yù)信號PRE_UPB被使能成具有預(yù)定脈沖寬度。第一緩沖器112可以反相地緩沖第一預(yù)信號PRE_UPB以產(chǎn)生第一觸發(fā)信號TRIG_UP。第二預(yù)信號發(fā)生器121可以與第二輸入信號INF被使能時(shí)同步地產(chǎn)生第二預(yù)信號PRE_DN，所述第二預(yù)信號PRE_DN被使能成具有預(yù)定脈沖寬度。第二緩沖器122可以反相地緩沖第二預(yù)信號PRE_DN以產(chǎn)生第二觸發(fā)信號TRIG_DNB。第一輸入信號INR可以被使能以輸出具有邏輯“高”電平的傳輸信號TS，第二輸入信號INF可以被使能以輸出具有邏輯“低”電平的傳輸信號TS。
[0026]第一信號處理器2可以被配置成包括第一延遲單元21和第一脈沖發(fā)生器22。第一延遲單元21可以延遲第一觸發(fā)信號TRIG_UP以產(chǎn)生被順序地使能的第一上延遲信號UPl和第二上延遲信號UP2。第一脈沖發(fā)生器22可以在第一預(yù)信號PRE_UPB被使能時(shí)起的預(yù)定延遲時(shí)間之后接收第一預(yù)信號PRE_UPB以產(chǎn)生被使能成具有預(yù)定脈沖寬度的第一脈沖信號TOL1。第一脈沖信號TOLl可以在第二上延遲信號UP2被使能之后被使能。另外，第一脈沖信號PULl的脈沖可以被產(chǎn)生為使得第一脈沖信號I3ULl在第二上延遲信號UP2被禁止之后被禁止。
[0027]第二信號處理器3可以被配置成包括第二延遲單元31和第二脈沖發(fā)生器32。第二延遲單元31可以延遲第二觸發(fā)信號TRIG_DNB以產(chǎn)生被順序地使能的第一下延遲信號DNBl和第二下延遲信號DNB2。第二脈沖發(fā)生器32可以在第二預(yù)信號PRE_DN被使能時(shí)的預(yù)定延遲時(shí)間之后接收第二預(yù)信號PRE_DN以產(chǎn)生被使能成具有預(yù)定脈沖寬度的第二脈沖信號TOL2。第二脈沖信號TOL2可以在第二下延遲信號DNB2被使能之后被使能。另外，第二脈沖信號TOL2的脈沖可以被產(chǎn)生為使得第二脈沖信號TOL2在第二下延遲信號DNB2被禁止之后被禁止。
[0028]上拉預(yù)驅(qū)動器4可以被配置成包括第一上拉預(yù)驅(qū)動器41和第二上拉預(yù)驅(qū)動器42。當(dāng)?shù)谝贿x擇信號SELl被使能成具有邏輯“高”電平時(shí)，第一上拉預(yù)驅(qū)動器41可以在第一上延遲信號UPl被使能時(shí)產(chǎn)生被使能的第一上拉驅(qū)動信號PUBl。當(dāng)?shù)诙x擇信號SEL2被禁止并且第一脈沖信號PULl被禁止時(shí)，第二上拉預(yù)驅(qū)動器42可以在第二上延遲信號UP2被使能時(shí)產(chǎn)生被使能的第二上拉驅(qū)動信號PUB2。另外，當(dāng)?shù)诙x擇信號SEL2被禁止并且第二上延遲信號UP2被使能時(shí)，第二上拉預(yù)驅(qū)動器42可以在第一脈沖信號PULl被使能時(shí)產(chǎn)生被禁止的第二上拉驅(qū)動信號PUB2。第一選擇信號SELl和第二選擇信號SEL2可以通過模式寄存器設(shè)定操作來設(shè)定。
[0029]下拉預(yù)驅(qū)動器5可以被配置成包括第一下拉預(yù)驅(qū)動器51和第二下拉預(yù)驅(qū)動器52。當(dāng)?shù)谝贿x擇信號SELl被使能成具有邏輯“高”電平時(shí)，第一下拉預(yù)驅(qū)動器51可以在第一下延遲信號DNBl被使能時(shí)產(chǎn)生被使能的第一下拉驅(qū)動信號Η)1。當(dāng)?shù)诙x擇信號SEL2被禁止并且第二脈沖信號PUL2被禁止時(shí)，第二下拉預(yù)驅(qū)動器52可以在第二下延遲信號DNB2被使能時(shí)產(chǎn)生被使能的第二下拉驅(qū)動信號TO2。另外，當(dāng)?shù)诙x擇信號SEL2被禁止并且第二下延遲信號DNB2被使能時(shí)，第二下拉預(yù)驅(qū)動器52可以在第二脈沖信號PUL2被使能時(shí)產(chǎn)生被禁止的第二下拉驅(qū)動信號TO2。
[0030]上拉驅(qū)動器6可以被配置成包括第一上拉驅(qū)動器61和第二上拉驅(qū)動器62。第一上拉驅(qū)動器61可以在第一上拉驅(qū)動信號PUBl被使能時(shí)上拉傳輸信號TS。第二上拉驅(qū)動器62可以在第二上拉驅(qū)動信號PUB2被使能時(shí)上拉傳輸信號TS。在本實(shí)施例中，第一上拉驅(qū)動器61的導(dǎo)通電阻可以與第二上拉驅(qū)動器62的導(dǎo)通電阻相等。因而，用于上拉傳輸信號TS的第一上拉驅(qū)動器61的驅(qū)動能力可以與第二上拉驅(qū)動器62的驅(qū)動能力相等。然而，第一上拉驅(qū)動器61和第二上拉驅(qū)動器62可以設(shè)計(jì)成使得第一上拉驅(qū)動器61的導(dǎo)通電阻與第二上拉驅(qū)動器62的導(dǎo)通電阻不同。
[0031]下拉驅(qū)動器7可以被配置成包括第一下拉驅(qū)動器71和第二下拉驅(qū)動器72。第一下拉驅(qū)動器71可以在第一下拉驅(qū)動信號PDl被使能時(shí)下拉傳輸信號TS。第二下拉驅(qū)動器72可以在第二下拉驅(qū)動信號PD2被使能時(shí)下拉傳輸信號TS。在本實(shí)施例中，第一下拉驅(qū)動器71的導(dǎo)通電阻可以與第二下拉驅(qū)動器72的導(dǎo)通電阻相等。因而，用于下拉傳輸信號TS的第一下拉驅(qū)動器71的驅(qū)動能力可以與第二下拉驅(qū)動器72的驅(qū)動能力相等。然而，第一下拉驅(qū)動器71和第二下拉驅(qū)動器72可以設(shè)計(jì)成使得第一下拉驅(qū)動器71的導(dǎo)通電阻與第二下拉驅(qū)動器72的導(dǎo)通電阻不同。
[0032]圖3是說明圖2的信號傳輸電路中包括的第一上拉預(yù)驅(qū)動器的配置的電路圖。
[0033]如圖3所示，第一上拉預(yù)驅(qū)動器41可以被配置成包括第一下拉使能信號發(fā)生器411和第一上拉驅(qū)動信號發(fā)生器412。第一下拉使能信號發(fā)生器411可以在第一選擇信號SELl被使能成具有邏輯“高”電平時(shí)產(chǎn)生被使能成具有邏輯“高”電平的第一下拉使能信號NEN1。在圖3中，當(dāng)執(zhí)行阻抗校準(zhǔn)操作時(shí)，可以將第一校準(zhǔn)信號PCAL_SELB使能成具有邏輯“低”電平。在本實(shí)施例中，第一校準(zhǔn)信號PCAL_SELB可以被使能成具有邏輯“低”電平。當(dāng)?shù)谝幌吕鼓苄盘朜ENl被使能成具有邏輯“高”電平時(shí)，第一上拉驅(qū)動信號發(fā)生器412可以在第一上延遲信號UPl被使能成具有邏輯“高”電平時(shí)產(chǎn)生被使能成具有邏輯“低”電平的第一上拉驅(qū)動信號PUBl。
[0034]圖4是說明圖2的信號傳輸電路中包括的第二上拉預(yù)驅(qū)動器的配置的電路圖。
[0035]如圖4所示，第二上拉預(yù)驅(qū)動器42可以被配置成包括第二下拉使能信號發(fā)生器421和第二上拉驅(qū)動信號發(fā)生器422。第二下拉使能信號發(fā)生器421可以在第二選擇信號SEL2被使能成具有邏輯“高”電平時(shí)或者第一脈沖信號PULl被禁止成具有邏輯“高”電平時(shí)產(chǎn)生被使能成具有邏輯“高”電平的第二下拉使能信號NEN2。當(dāng)?shù)诙吕鼓苄盘朜EN2被使能成具有邏輯“高”電平時(shí)，第二上拉驅(qū)動信號發(fā)生器422可以在第二上延遲信號UP2被使能成具有邏輯“高”電平時(shí)產(chǎn)生被使能成具有邏輯“低”電平的第二上拉驅(qū)動信號PUB2。
[0036]圖5是說明圖2的信號傳輸電路中包括的第一下拉預(yù)驅(qū)動器的配置的電路圖。
[0037]如圖5所示，第一下拉預(yù)驅(qū)動器51可以被配置成包括第一上拉使能信號發(fā)生器511和第一下拉驅(qū)動信號發(fā)生器512。第一上拉使能信號發(fā)生器511可以在第一選擇信號SELl被使能成具有邏輯“高”電平時(shí)產(chǎn)生被使能成具有邏輯“低”電平的第一上拉使能信號PENBl0在圖5中，當(dāng)執(zhí)行阻抗校準(zhǔn)操作時(shí)，可以將第二校準(zhǔn)信號NCAL_SEL使能成具有邏輯“高”電平。在本實(shí)施例中，第二校準(zhǔn)信號NCAL_SEL可以被使能成具有邏輯“高”電平。當(dāng)?shù)谝簧侠鼓苄盘朠ENBl被使能成具有邏輯“低”電平時(shí)，第一下拉驅(qū)動信號發(fā)生器512可以在第一下延遲信號DNBl被使能成具有邏輯“低”電平時(shí)產(chǎn)生被使能成具有邏輯“高”電平的第一下拉驅(qū)動信號F1Dl。
[0038]圖6是說明圖2的信號傳輸電路中包括的第二下拉預(yù)驅(qū)動器的配置的電路圖。
[0039]如圖6所示，第二下拉預(yù)驅(qū)動器52可以被配置成包括第二上拉使能信號發(fā)生器521和第二下拉驅(qū)動信號發(fā)生器522。第二上拉使能信號發(fā)生器521可以在第二選擇信號SEL2被使能成具有邏輯“高”電平或者第二脈沖信號PUL2被禁止成具有邏輯“低”電平時(shí)產(chǎn)生被使能成具有邏輯“低”電平的第二上拉使能信號PENB2。當(dāng)?shù)诙侠鼓苄盘朠ENB2被使能成具有邏輯“低”電平時(shí)，第二下拉驅(qū)動信號發(fā)生器522可以在第二下延遲信號DNB2被使能成具有邏輯“低”電平時(shí)產(chǎn)生被使能成具有邏輯“高”電平的第二下拉驅(qū)動信號Η)2。
[0040]在下文中，將在假設(shè)第一選擇信號SELl和第二選擇信號SEL2 二者都被使能成具有邏輯“高”電平的情況下來描述根據(jù)各種實(shí)施例的信號傳輸電路的操作。
[0041]當(dāng)?shù)谝贿x擇信號SELl被使能成具有邏輯“高”電平時(shí)，第一上拉預(yù)驅(qū)動器41可以與第一上延遲信號UPl被使能成具有邏輯“高”電平時(shí)同步地產(chǎn)生被使能成具有邏輯“低”電平的第一上拉驅(qū)動信號PUB1。另外，第一下拉預(yù)驅(qū)動器51可以與第一下延遲信號DNBl被使能成具有邏輯“低”電平時(shí)同步地產(chǎn)生被使能成具有邏輯“高”電平的第一下拉驅(qū)動信號 PD1。
[0042]當(dāng)?shù)诙x擇信號SEL2被使能成具有邏輯“高”電平時(shí)，第二上拉預(yù)驅(qū)動器42可以與第二上延遲信號UP2被使能成具有邏輯“高”電平時(shí)同步地產(chǎn)生被使能成具有邏輯“低”電平的第二上拉驅(qū)動信號PUB2。另外，第二下拉預(yù)驅(qū)動器52可以與第二下延遲信號DNB2被使能成具有邏輯“低”電平時(shí)同步地產(chǎn)生被使能成具有邏輯“高”電平的第二下拉驅(qū)動信號 PD2。
[0043]由于第一上拉驅(qū)動信號PUBl和第二上拉驅(qū)動信號PUB2 二者都被使能，所以可以將第一上拉驅(qū)動器61和第二上拉驅(qū)動器62 二者都導(dǎo)通以上拉傳輸信號TS。另外，由于第一下拉驅(qū)動信號PDl和第二下拉驅(qū)動信號PD2 二者都被使能，所以可以將第一下拉驅(qū)動器71和第二下拉驅(qū)動器72 二者都導(dǎo)通以下拉傳輸信號TS。當(dāng)?shù)谝簧侠?qū)動器61和第二上拉驅(qū)動器62以及第一下拉驅(qū)動器71和第一下拉驅(qū)動器72都導(dǎo)通時(shí)，信號傳輸電路的電阻可以具有最小值。
[0044]當(dāng)?shù)谝贿x擇信號SELl被使能成具有邏輯“高”電平并且第二選擇信號SEL2被禁止成具有邏輯“低”電平時(shí)，將參照圖7和圖8更加充分地描述根據(jù)各種實(shí)施例的信號傳輸電路的操作。
[0045]參見圖7，如果第一預(yù)信號PRE_UPB與第一輸入信號INR被使能時(shí)同步地產(chǎn)生具有與時(shí)間“til”與時(shí)間“tl5”之間的時(shí)段相對應(yīng)的脈沖寬度，則第一上延遲信號UPl可以在時(shí)間“ 112 ”與時(shí)間“ 116 ”之間的時(shí)段期間被使能成具有邏輯“高”電平，并且第二上延遲信號UP2可以在時(shí)間“ 113 ”與時(shí)間“ 117 ”之間的時(shí)段期間被使能成具有邏輯“高”電平。第一脈沖信號PULl可以在從時(shí)間“tl4”到時(shí)間“tl8”的時(shí)段期間被使能成具有邏輯“低”電平，所述時(shí)間“tl4”從第一觸發(fā)信號TRIG_UP (反相地緩沖第一預(yù)信號PRE_UPB所產(chǎn)生的)被使能時(shí)起延遲了第一延遲時(shí)段“tdl”?？梢詫⒌谝幻}沖信號TOLl被禁止時(shí)的時(shí)間“tl8”設(shè)定成比第二上延遲信號UP2被禁止成具有邏輯“低”電平時(shí)的時(shí)間“tl7”更晚。當(dāng)?shù)谝贿x擇信號SELl被使能成具有邏輯“高”電平時(shí)，第一上拉預(yù)驅(qū)動器41可以響應(yīng)于在時(shí)間“tl2”與時(shí)間“tl6”之間的時(shí)段期間被使能成具有邏輯“高”電平的第一上延遲信號UPl而產(chǎn)生在時(shí)間“tl2”與時(shí)間“tl6”之間的時(shí)段期間被使能成具有邏輯“低”電平的第一上拉驅(qū)動信號PUB1。當(dāng)?shù)诙x擇信號SEL2被禁止成具有邏輯“低”電平時(shí)，第二上拉預(yù)驅(qū)動器42可以在第一脈沖信號PULl被禁止成具有邏輯“高”電平并且第二上延遲信號UP2被使能成具有邏輯“高”電平的時(shí)間“tl3”與時(shí)間“tl4”之間的時(shí)段期間產(chǎn)生被使能成具有邏輯“低”電平的第二上拉驅(qū)動信號PUB2。第一上拉驅(qū)動器61可以響應(yīng)于在時(shí)間“tl2”與時(shí)間“tl6”之間的時(shí)段期間被使能成具有邏輯“低”電平的第一上拉驅(qū)動信號PUBl而在時(shí)間“tl2”與時(shí)間“tl6”之間的時(shí)段期間被導(dǎo)通。第二上拉驅(qū)動器62可以響應(yīng)于在時(shí)間“tl3”與時(shí)間“tl4”之間的時(shí)段期間被使能成具有邏輯“低”電平的第二上拉驅(qū)動信號PUB2而在時(shí)間“tl3”與時(shí)間“tl4”之間的時(shí)段期間被導(dǎo)通。因此，在時(shí)間“tl3”與時(shí)間“tl4”之間的時(shí)段期間，可以將第一上拉驅(qū)動器61和第二上拉驅(qū)動器62 二者都導(dǎo)通以減小信號傳輸電路的電阻。
[0046]參見圖8，如果第二預(yù)信號PRE_DN與第二輸入信號INF被使能時(shí)同步地產(chǎn)生具有與時(shí)間“t21”與時(shí)間“t25”之間的時(shí)段相對應(yīng)的脈沖寬度，則第一下延遲信號DNBl可以在時(shí)間“t22”與時(shí)間“t26”之間的時(shí)段期間被使能成具有邏輯“低”電平，并且第二下延遲信號DNB2可以在時(shí)間“ t23 ”與時(shí)間“ t27 ”之間的時(shí)段期間被使能成具有邏輯“低”電平。第二脈沖信號PUL2可以在從時(shí)間“t24”到時(shí)間“t28”的時(shí)段期間被使能成具有邏輯“高”電平，所述時(shí)間“t24”從第二觸發(fā)信號TRIG_DNB (反相地緩沖第二預(yù)信號PRE_DN所產(chǎn)生的)被使能時(shí)起延遲了第二延遲時(shí)段“td2”?？梢詫⒌诙}沖信號TOL2被禁止時(shí)的時(shí)間“t28”設(shè)定成比第二下延遲信號DNB2被禁止成具有邏輯“高”電平時(shí)的時(shí)間“t27”更晚。當(dāng)?shù)谝贿x擇信號SELl被使能成具有邏輯“高”電平時(shí)，第一下拉預(yù)驅(qū)動器51可以響應(yīng)于在時(shí)間“t22”與時(shí)間“t26”之間的時(shí)段期間被使能成具有邏輯“低”電平的第一下延遲信號DNBl而產(chǎn)生在時(shí)間“t22”與時(shí)間“t26”之間的時(shí)段期間被使能成具有邏輯“高”電平的第一下拉驅(qū)動信號Η)1。當(dāng)?shù)诙x擇信號SEL2被禁止成具有邏輯“低”電平時(shí)，第二下拉預(yù)驅(qū)動器52可以在第二脈沖信號TOL2被禁止成具有邏輯“低”電平并且第二下延遲信號DNB2被使能成具有邏輯“低”電平的時(shí)間“t23”與時(shí)間“t24”之間的時(shí)段期間產(chǎn)生被使能成具有邏輯“高”電平的第二下拉驅(qū)動信號Η)2。第一下拉驅(qū)動器71可以響應(yīng)于在時(shí)間“t22”與時(shí)間“t26”之間的時(shí)段期間被使能成具有邏輯“高”電平的第一下拉驅(qū)動信號PDl而在時(shí)間“t22”與時(shí)間“t26”之間的時(shí)段期間被導(dǎo)通。第二下拉驅(qū)動器72可以響應(yīng)于在時(shí)間“t23”與時(shí)間“t24”之間的時(shí)段期間被使能成具有邏輯“高”電平的第二下拉驅(qū)動信號PD2而在時(shí)間“ t23 ”與時(shí)間“ t24”之間的時(shí)段期間被導(dǎo)通。因此，在時(shí)間“ 113 ”與時(shí)間“ 114”之間的時(shí)段期間，可以將第一下拉驅(qū)動器71和第二下拉驅(qū)動器72 二者都導(dǎo)通以減小信號傳輸電路的電阻。
[0047]如上所述，即使第二選擇信號SEL2被禁止成具有邏輯“低”電平，也可以在從時(shí)間“tl3”到時(shí)間“tl4”之間的時(shí)段期間將第一上拉驅(qū)動器61和第二上拉驅(qū)動器62 二者導(dǎo)通，并且在從時(shí)間“t23”到時(shí)間“t24”之間的時(shí)段期間將第一下拉驅(qū)動器71和第二下拉驅(qū)動器72 二者導(dǎo)通。因而，即使當(dāng)?shù)诙x擇信號SEL2被禁止成具有邏輯“低”電平時(shí)，也可以在預(yù)定的時(shí)段期間減小根據(jù)各種實(shí)施例的信號傳輸電路的電阻，如同第一選擇信號SELl和第二選擇信號SEL2 二者都被使能成具有邏輯“高”電平一樣。即，如在圖9的表中總結(jié)的，信號傳輸電路可以在第一選擇信號SELl和第二選擇信號SEL2 二者都被使能成具有邏輯“高”電平時(shí)具有“R/2”的電阻，并且即使第二選擇信號SEL2被禁止成具有邏輯“低”電平也可以在特定的時(shí)段期間仍具有“R/2”的電阻。如此，即使第二選擇信號SEL2被禁止成具有邏輯“低”電平，也可以在特定的時(shí)段期間減小根據(jù)各種實(shí)施例的信號傳輸電路的電阻，由此改善傳輸信號TS的驅(qū)動能力。結(jié)果，可以提高傳輸信號TS的轉(zhuǎn)換速率以增強(qiáng)信號完整性。
[0048]以上已經(jīng)出于說明性目的公開了本發(fā)明的實(shí)施例。本領(lǐng)域的技術(shù)人員將會理解的是，在不脫離所附權(quán)利要求所公開的本發(fā)明構(gòu)思的范圍與精神的情況下，可以進(jìn)行不同的修改、增加以及替換。
【權(quán)利要求】
1.一種信號傳輸電路,所述電路包括: 預(yù)驅(qū)動器，所述預(yù)驅(qū)動器被配置成響應(yīng)于第一延遲信號和第一選擇信號而產(chǎn)生第一驅(qū)動信號，以及響應(yīng)于第二延遲信號、第二選擇信號以及脈沖信號而產(chǎn)生第二驅(qū)動信號；以及 驅(qū)動器，所述驅(qū)動器被配置成響應(yīng)于所述第一驅(qū)動信號和所述第二驅(qū)動信號而驅(qū)動傳輸信號， 其中，所述第一延遲信號在比接收輸入信號時(shí)的第一時(shí)間更晚的第二時(shí)間被使能，所述第二延遲信號在比所述第二時(shí)間更晚的第三時(shí)間被使能，所述脈沖信號在從所述第一時(shí)間延遲了預(yù)定延遲時(shí)段的第四時(shí)間被使能。
2.如權(quán)利要求1所述的電路，其中，所述第一選擇信號和所述第二選擇信號通過模式寄存器設(shè)定操作來設(shè)定。
3.如權(quán)利要求1所述的電路，其中，當(dāng)所述第二選擇信號被禁止時(shí)，所述第二驅(qū)動信號從所述第三時(shí)間到所述第四時(shí)間被使能。
4.如權(quán)利要求1所述的電路，其中，所述驅(qū)動器包括: 第一驅(qū)動器，所述第一驅(qū)動器被配置成在所述第一驅(qū)動信號被使能時(shí)驅(qū)動所述傳輸信號；以及 第二驅(qū)動器，所述第二驅(qū)動器被配置成在所述第二驅(qū)動信號被使能時(shí)驅(qū)動所述傳輸信號。
5.如權(quán)利要求1所述的電路，其中，所述預(yù)驅(qū)動器包括: 第一預(yù)驅(qū)動器，所述第一預(yù)驅(qū)動器被配置成響應(yīng)于所述第一延遲信號和所述第一選擇信號而產(chǎn)生所述第一驅(qū)動信號；以及 第二預(yù)驅(qū)動器，所述第二預(yù)驅(qū)動器被配置成響應(yīng)于所述第二延遲信號、所述第二選擇信號以及所述脈沖信號而產(chǎn)生所述第二驅(qū)動信號。
6.如權(quán)利要求5所述的電路，其中，當(dāng)所述第一選擇信號被使能時(shí)，所述第一驅(qū)動信號在所述第一延遲信號被使能時(shí)被使能。
7.如權(quán)利要求6所述的電路，其中，所述第一預(yù)驅(qū)動器包括: 第一使能信號發(fā)生器，所述第一使能信號發(fā)生器被配置成響應(yīng)于所述第一選擇信號而產(chǎn)生第一使能信號；以及 第一驅(qū)動信號發(fā)生器，所述第一驅(qū)動信號發(fā)生器被配置成響應(yīng)于所述第一使能信號和所述第一延遲信號而產(chǎn)生所述第一驅(qū)動信號。
8.如權(quán)利要求5所述的電路，其中，當(dāng)所述第二選擇信號被使能時(shí)，所述第二驅(qū)動信號在所述第二延遲信號被使能時(shí)被使能；或者當(dāng)所述第二選擇信號被禁止時(shí)，所述第二驅(qū)動信號在所述脈沖信號被禁止并且所述第二延遲信號被使能時(shí)被使能。
9.如權(quán)利要求8所述的電路，其中，所述第二預(yù)驅(qū)動器包括: 第二使能信號發(fā)生器，所述第二使能信號發(fā)生器被配置成響應(yīng)于所述第二選擇信號和所述脈沖信號而產(chǎn)生第二使能信號；以及 第二驅(qū)動信號發(fā)生器，所述第二驅(qū)動信號發(fā)生器被配置成響應(yīng)于所述第二使能信號和所述第二延遲信號而產(chǎn)生所述第二驅(qū)動信號。
10.一種信號傳輸電路，所述電路包括: 預(yù)驅(qū)動器，所述預(yù)驅(qū)動器被配置成:當(dāng)選擇信號被使能時(shí)，在延遲信號被使能時(shí)產(chǎn)生使能的驅(qū)動信號；或者當(dāng)所述選擇信號被禁止時(shí)，在脈沖信號被禁止并且所述延遲信號被使能時(shí)產(chǎn)生使能的驅(qū)動信號；以及 驅(qū)動器，所述驅(qū)動器被配置成響應(yīng)于所述驅(qū)動信號而驅(qū)動傳輸信號。
11.如權(quán)利要求10所述的電路，其中，所述選擇信號通過模式寄存器設(shè)定操作來設(shè)定。
12.如權(quán)利要求10所述的電路，其中，所述預(yù)驅(qū)動器包括: 使能信號發(fā)生器，所述使能信號發(fā)生器被配置成響應(yīng)于所述選擇信號和所述脈沖信號而產(chǎn)生使能信號；以及 驅(qū)動信號發(fā)生器，所述驅(qū)動信號發(fā)生器被配置成響應(yīng)于所述使能信號和所述延遲信號而產(chǎn)生所述驅(qū)動信號。
13.如權(quán)利要求10所述的電路，其中，所述延遲信號在比接收輸入信號時(shí)的第一時(shí)間更晚的第二時(shí)間被使能，所述脈沖信號在從所述第一時(shí)間延遲了預(yù)定延遲時(shí)段的第三時(shí)間被使能。
14.如權(quán)利要求13所述的電路，其中，當(dāng)所述選擇信號被禁止時(shí)，所述驅(qū)動信號從所述第二時(shí)間到所述第三時(shí)間被使能。
15.—種信號傳輸電路,所述電路包括: 輸入緩沖器，所述輸入緩沖器被配置成響應(yīng)于輸入信號而產(chǎn)生預(yù)信號和觸發(fā)信號； 信號處理器，所述信號處理器被配置成響應(yīng)于所述預(yù)信號而產(chǎn)生脈沖信號，以及響應(yīng)于所述觸發(fā)信號而產(chǎn)生第一延遲信號和第二延遲信號； 預(yù)驅(qū)動器，所述預(yù)驅(qū)動器被配置成`響應(yīng)于所述第一延遲信號和第一選擇信號而產(chǎn)生第一驅(qū)動信號，以及響應(yīng)于所述第二延遲信號、第二選擇信號以及所述脈沖信號而產(chǎn)生第二驅(qū)動信號；以及 驅(qū)動器，所述驅(qū)動器被配置成響應(yīng)于所述第一驅(qū)動信號和所述第二驅(qū)動信號而驅(qū)動傳輸信號。
16.如權(quán)利要求15所述的電路，其中，所述觸發(fā)信號和所述預(yù)信號與所述輸入信號被使能時(shí)的第一時(shí)間同步地被使能，并且所述觸發(fā)信號通過緩沖所述預(yù)信號來產(chǎn)生。
17.如權(quán)利要求16所述的電路，其中，所述信號處理器包括: 延遲單元，所述延遲單元被配置成延遲所述觸發(fā)信號以產(chǎn)生在所述第一時(shí)間之后的第二時(shí)間被使能的第一延遲信號，以及產(chǎn)生在所述第二時(shí)間之后的第三時(shí)間被使能的第二延遲信號；以及 脈沖發(fā)生器，所述脈沖發(fā)生器被配置成響應(yīng)于所述預(yù)信號而產(chǎn)生在從所述第一時(shí)間延遲了預(yù)定延遲時(shí)間的第四時(shí)間被使能的脈沖信號。
18.如權(quán)利要求17所述的電路，其中，當(dāng)所述第二選擇信號被禁止時(shí)，所述第二驅(qū)動信號從所述第三時(shí)間到所述第四時(shí)間被使能。
19.如權(quán)利要求15所述的電路，其中，所述預(yù)驅(qū)動器包括: 第一預(yù)驅(qū)動器，所述第一預(yù)驅(qū)動器被配置成響應(yīng)于所述第一延遲信號和所述第一選擇信號而產(chǎn)生所述第一驅(qū)動信號；以及 第二預(yù)驅(qū)動器，所述第二預(yù)驅(qū)動器被配置成響應(yīng)于所述第二延遲信號、所述第二選擇信號以及所述脈沖信號而產(chǎn)生所述第二驅(qū)動信號。
20.如權(quán)利要求19所述的電路，其中，當(dāng)所述第一選擇信號被使能時(shí)，所述第一驅(qū)動信號在所述第一延遲信號被使能時(shí)被使能。
21.如權(quán)利要求20所述的電路，其中，所述第一預(yù)驅(qū)動器包括: 第一使能信號發(fā)生器，所述第一使能信號發(fā)生器被配置成響應(yīng)于所述第一選擇信號而產(chǎn)生第一使能信號；以及 第一驅(qū)動信號發(fā)生器，所述第一驅(qū)動信號發(fā)生器被配置成響應(yīng)于所述第一使能信號和所述第一延遲信號而產(chǎn)生所述第一驅(qū)動信號。
22.如權(quán)利要求19所述的電路，其中，當(dāng)所述第二選擇信號被使能時(shí)，所述第二驅(qū)動信號在所述第二延遲信號被使能時(shí)被使能；或者當(dāng)所述第二選擇信號被禁止時(shí)，所述第二驅(qū)動信號在所述脈沖信號被禁止并且所述第二延遲信號被使能時(shí)被使能。
23.如權(quán)利要求22所述的電路，其中，所述第二預(yù)驅(qū)動器包括: 第二使能信號發(fā)生器，所述第二使能信號發(fā)生器被配置成響應(yīng)于所述第二選擇信號和所述脈沖信號而產(chǎn)生第二使能信號；以及 第二驅(qū)動信號發(fā)生器，所述第二驅(qū)動信號發(fā)生器被配置成響應(yīng)于所述第二使能信號和所述第二延遲信號而產(chǎn)生所述第二驅(qū)動信號。
24.如權(quán)利要求15所述的電路，其中，所述驅(qū)動器包括: 第一驅(qū)動器，所述第一驅(qū)動器被配置成在所述第一驅(qū)動信號被使能時(shí)驅(qū)動所述傳輸信號；以及 第二驅(qū)動器，所述第二驅(qū)動器被配置成在所述第二驅(qū)動信號被使能時(shí)驅(qū)動所述傳輸信號。`
【文檔編號】H03K19/0175GK103633987SQ201310034634
【公開日】2014年3月12日 申請日期:2013年1月29日 優(yōu)先權(quán)日:2012年8月20日
【發(fā)明者】孫琯琇 申請人:愛思開海力士有限公司