專利名稱：抖動控制電路和具有該抖動控制電路的裝置的制作方法
技術領域：
本發(fā)明涉及集成電路裝置，更具體地講，涉及抖動控制電路和操作該抖動控制電路的方法。
背景技術：
各種類型的通信系統(tǒng)或信號處理系統(tǒng)包括用于產(chǎn)生時鐘信號的鎖相環(huán)(PLL)15PLL是產(chǎn)生具有與輸入?yún)⒖夹盘柕南辔幌嚓P的相位的輸出信號的控制系統(tǒng)。通常，PLL包括相位比較器、低通濾波器(LPF)和壓控振蕩器(VC0)。相位比較器將輸入?yún)⒖夹盘柕南辔慌c從壓控振蕩器反饋回的反饋信號的相位進行比較，并產(chǎn)生與比較結(jié)果對應的相位誤差信號。LPF從相位誤差信號中去除高頻分量，以產(chǎn)生控制電壓。VCO產(chǎn)生具有基于控制電壓控制的頻率的反饋信號。

發(fā)明內(nèi)容
根據(jù)本發(fā)明構思的實施例，提供了一種抖動控制電路，所述抖動控制電路包括:偽隨機數(shù)產(chǎn)生器，配置為響應于時鐘信號而產(chǎn)生偽隨機數(shù)序列；抖動電路，通過使用偽隨機數(shù)序列的至少一個輸出位對輸入數(shù)字碼進行抖動，并輸出與抖動的結(jié)果對應的抖動數(shù)字碼。抖動電路輸出與輸入數(shù)字碼和基于所述至少一個輸出位的輸入數(shù)字碼之和或之差對應的
數(shù)字碼。根據(jù)本發(fā)明構思的另一實施例，一種偽隨機數(shù)產(chǎn)生器包括:線性反饋移位寄存器，響應于時鐘信號而產(chǎn)生偽隨機數(shù)序列；位反轉(zhuǎn)控制電路，在線性反饋移位寄存器的每個周期使所述至少一個輸出位反轉(zhuǎn)并輸出。偽隨機數(shù)產(chǎn)生器可包括:線性反饋移位寄存器(LFSR)，響應于分頻時鐘信號而產(chǎn)生偽隨機數(shù)序列；位反轉(zhuǎn)控制電路，當所述至少一個輸出位是單個位時，位反轉(zhuǎn)控制電路在線性反饋移位寄存器的每個周期使所述單個位反轉(zhuǎn)并輸出。位反轉(zhuǎn)控制電路可包括:比較器，以位為單位將種子與LFSR的偽隨機數(shù)序列進行比較，以產(chǎn)生比較信號；選擇信號產(chǎn)生電路，響應于比較信號而輸出選擇信號；反相器，使單個位反轉(zhuǎn)；選擇電路，響應于選擇信號而輸出單個位或由反相器產(chǎn)生的反轉(zhuǎn)的位作為輸出位。根據(jù)本發(fā)明構思的另一實施例，提供了一種時鐘信號產(chǎn)生電路，所述時鐘信號產(chǎn)生電路包含:抖動控制電路，通過使用分頻時鐘信號對第一數(shù)字碼進行抖動并輸出抖動數(shù)字碼；累加器，通過使用分頻時鐘信號對抖動數(shù)字碼進行累加并輸出溢出位；數(shù)控振蕩器(DC0)，響應于第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的DCO輸出信號；分頻器，對調(diào)諧頻率進行分頻并輸出具有分頻的頻率的分頻時鐘信號。抖動控制 電路包括:偽隨機數(shù)產(chǎn)生器，響應于分頻時鐘信號而產(chǎn)生偽隨機數(shù)序列；抖動電路，通過使用偽隨機數(shù)序列的至少一個輸出位對第一數(shù)字碼進行抖動并輸出抖動數(shù)字碼。抖動電路輸出與第一數(shù)字碼和基于所述至少一個輸出位的第一數(shù)字碼之差或之差對應的數(shù)字碼作為抖動數(shù)字碼。偽隨機數(shù)產(chǎn)生器可包括:線性反饋移位寄存器(LFSR)，響應于時鐘信號而產(chǎn)生偽隨機數(shù)序列；位反轉(zhuǎn)控制電路，在LFSR的每個周期使所述至少一個輸出位反轉(zhuǎn)并輸出。分頻器可為使用第一分頻因子或第二分頻因子對調(diào)諧頻率進行分頻并產(chǎn)生具有分頻的頻率的時鐘信號的雙模預分頻器。根據(jù)本發(fā)明構思的另一實施例，提供了一種時鐘信號產(chǎn)生電路，所述時鐘信號產(chǎn)生電路包含:累加器，通過使用分頻時鐘信號對第一數(shù)字碼進行累加并輸出溢出位；偽隨機數(shù)產(chǎn)生器，通過使用分頻時鐘信號產(chǎn)生偽隨機數(shù)序列；數(shù)控振蕩器(DC0)，基于偽隨機數(shù)序列的至少一個輸出位、第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的DCO輸出信號；分頻器，對調(diào)諧頻率進行分頻并產(chǎn)生具有分頻的頻率的分頻時鐘信號。根據(jù)本發(fā)明構思的另一實施例，提供了一種信號處理裝置，所述信號處理裝置包含:信號處理電路，對信號進行處理；時鐘信號產(chǎn)生電路，將數(shù)控振蕩器輸出信號提供給信號處理電路。所述時鐘信號產(chǎn)生電路可包括:抖動控制電路，通過使用從響應分頻時鐘信號進行操作的偽隨機數(shù)產(chǎn)生器輸出的至少一個輸出位對第一數(shù)字碼進行抖動并輸出抖動數(shù)字碼；累加器，通過使用分頻時鐘信號對抖動數(shù)字碼進行累加并輸出溢出位；DC0，響應第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的DCO輸出信號；分頻器，對調(diào)諧頻率進行分頻并輸出具有分頻的頻率的分頻時鐘信號。根據(jù)本發(fā)明構思的另一方面，提供了一種信號處理裝置，所述信號處理裝置包括:信號處理電路，對信號進行處理；時鐘信號產(chǎn)生電路，將數(shù)控振蕩器輸出信號提供給信號處理電路。時鐘信號產(chǎn)生電路包括:累加器，通過使用分頻時鐘信號對第一數(shù)字碼進行累加并輸出溢出位；偽隨機數(shù)產(chǎn)生器，通過使用分頻時鐘信號產(chǎn)生偽隨機數(shù)序列；DC0，基于偽隨機數(shù)序列的至少一個輸出位、第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的DCO輸出信號；分頻器，對調(diào)諧頻率進行分 頻并輸出具有分頻的頻率的分頻時鐘信號。所述偽隨機數(shù)產(chǎn)生器包括:LFSR，通過使用分頻時鐘信號產(chǎn)生偽隨機數(shù)序列；位反轉(zhuǎn)控制電路，在線性反饋移位寄存器的兩個相鄰周期期間等同地調(diào)節(jié)所述至少一個輸出位的第一邏輯和第二邏輯的數(shù)量。根據(jù)本發(fā)明的另一實施例，提供了一種便攜式裝置，所述便攜式裝置包括:信號處理電路，對信號進行處理；顯示模塊，顯示從信號處理電路輸出的處理過的信號；時鐘信號產(chǎn)生電路，將數(shù)控振蕩器(DCO)輸出信號提供給信號處理電路。時鐘信號產(chǎn)生電路可包括:抖動控制電路，通過使用從響應分頻時鐘信號進行操作的偽隨機數(shù)產(chǎn)生器輸出的至少一個輸出位對第一數(shù)字碼進行抖動處理并輸出抖動數(shù)字碼；累加器，通過使用分頻時鐘信號對抖動數(shù)字碼進行累加并輸出溢出位；DC0，響應于第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的DCO輸出信號；分頻器，對調(diào)諧頻率進行分頻并輸出具有分頻的頻率的分頻時鐘信號。


通過下面結(jié)合附圖進行的詳細描述，本發(fā)明構思的示例性實施例將被更清楚地理解，在附圖中:
圖1是根據(jù)本發(fā)明構思的實施例的時鐘信號產(chǎn)生電路的框圖；圖2是圖1中示出的累加器的框圖；圖3是圖1中示出的偽隨機數(shù)產(chǎn)生器(PRNG)的框圖；圖4示出了圖3中示出的線性反饋移位寄存器(LFSR)的實施例；圖5示出了圖3中示出的LFSR的另一實施例；圖6是根據(jù)本發(fā)明構思的另一實施例的時鐘信號產(chǎn)生電路的框圖；圖7是根據(jù)本發(fā)明構思的又一實施例的時鐘信號產(chǎn)生電路的框圖；圖8是根據(jù)本發(fā)明構思的又一實施例的時鐘信號產(chǎn)生電路的框圖；圖9是圖1、圖6或圖7中示出的時鐘信號產(chǎn)生電路的操作的流程圖；圖10是圖8中示出的時鐘信號產(chǎn)生電路的操作的流程圖；圖11是包括圖1、圖6、圖7或圖8中示出的時鐘信號產(chǎn)生電路的鎖相環(huán)(PLL)的框圖；圖12是根據(jù)本發(fā)明構思的實施例的包括圖1、圖6、圖7或圖8中示出的時鐘信號產(chǎn)生電路的信號處理裝置的框圖；圖13是根據(jù)本發(fā)明構思的另一實施例的包括圖1、圖6、圖7或圖8中示出的時鐘信號產(chǎn)生電路的信號處理裝置的框圖；圖14是根據(jù)本發(fā) 明構思的又一實施例的包括圖1、圖6、圖7或圖8中示出的時鐘信號產(chǎn)生電路的信號處理裝置的框圖。
具體實施例方式根據(jù)本發(fā)明構思的實施例的抖動控制電路可通過使用偽隨機數(shù)產(chǎn)生器(PRNG)的至少一個輸出位對輸入數(shù)字碼進行抖動。根據(jù)本發(fā)明構思的實施例的包括抖動控制電路的時鐘信號產(chǎn)生電路可包括用于提高數(shù)控振蕩器(DCO)的頻率分辨率的累加器。在本發(fā)明構思的另一實施例中，時鐘信號產(chǎn)生電路還可包括能夠去除基于累加器的周期性操作而產(chǎn)生的偽態(tài)分量(spurious components)的PRNG。偽態(tài)分量是通信系統(tǒng)或信號處理系統(tǒng)中除了目標分量之外的不必要的頻率分量的通用術語。在本發(fā)明構思的另一實施例中，時鐘信號產(chǎn)生電路還可以包括分頻器或雙模預分頻器，所述分頻器或雙模預分頻器產(chǎn)生分頻時鐘信號，以將累加器和/或PRNG的輸出信號隨機化。由于時鐘信號產(chǎn)生電路不包括高階sigma-delta調(diào)制電路，所以可以以小面積來實現(xiàn)時鐘信號產(chǎn)生電路。另外，時鐘信號產(chǎn)生電路可獲得良好的相位噪聲性能和/或高抖動性(jitterperformance )。圖1是根據(jù)本發(fā)明構思的實施例的時鐘信號產(chǎn)生電路IOA的框圖。參照圖1，時鐘信號產(chǎn)生電路IOA包括抖動控制電路20A、累加器30、DC040和分頻器50。抖動控制電路20A可通過使用從分頻器50輸出的分頻時鐘信號FDIV對第一數(shù)字碼CODEl進行抖動處理，并輸出抖動數(shù)字碼DC0DE?！岸秳印被颉皩ΑM行抖動處理”可表示改變第一數(shù)字碼CODEl的操作、或產(chǎn)生與第一數(shù)字碼CODEl相關的數(shù)字碼的操作，或者通過使用PRNG產(chǎn)生的偽隨機數(shù)序列的至少一個輸出位CB將第一數(shù)字碼CODEl隨機化的操作。抖動控制電路20A包括PRNG21和抖動電路22A。響應于分頻時鐘信號FDIV，PRNG21產(chǎn)生偽隨機數(shù)序列，并輸出偽隨機數(shù)序列的至少一個輸出位CB。將在后面參照圖3至圖5詳細描述PRNG21的結(jié)構和操作。抖動電路22A可通過使用偽隨機數(shù)序列的至少一個輸出位CB對第一數(shù)字碼CODEl進行抖動處理，并將抖動數(shù)字碼DCODE輸出到累加器30。例如，抖動電路22A可基于至少一個輸出位CB的邏輯(或值)(例如，邏輯“I”或“-1”)輸出與第一數(shù)字碼CODEl和第一數(shù)字碼CODEl之間的和或差對應的數(shù)字碼作為抖動數(shù)字碼DC0DE。盡管這里將輸出位CB的邏輯(或值)定義為“I”或“-1”，但是在一些情況下，輸出位CB的邏輯(或值)可定義為“I”或“O”。抖動電路22A包括轉(zhuǎn)換電路23和運算電路25。轉(zhuǎn)換電路23可基于第一數(shù)字碼CODEl(=A)和從PRNG21輸出的至少一個輸出位CB輸出第一數(shù)字碼CODEl (=A)或具有負號的第一數(shù)字碼 CODEl (=-A)。盡管在下文中為了便于解釋示出了從PRNG21輸出的輸出位CB是I位的情況，但是從PRNG21輸出的輸出位CB的數(shù)目不限于此。當從PRNG21輸出的輸出位CB是邏輯I和邏輯-1中的一個(例如，邏輯I)時，轉(zhuǎn)換電路23可輸出具有與第一數(shù)字碼CODEl (=A)的符號相同的符號的數(shù)字碼A。然而，當從PRNG21輸出的輸出位CB是其它邏輯(例如，邏輯-1)時，轉(zhuǎn)換電路23可輸出具有與第一數(shù)字碼CODEl (=A)的符號相反的符號的數(shù)字碼-K。運算電路25可將與第一數(shù)字碼CODEK =A)與從轉(zhuǎn)換電路23輸出的數(shù)字碼A或-A之和對應的抖動數(shù)字碼DCODE (即，“2A”或“O”)輸出到累加器30。這里，A或-A可表示為十進制數(shù)。因此，當PRNG21順序地輸出1、-1、-1和I作為輸出位CB時，運算電路25可將2A、0、0和2A順序地輸出到累加器30。在一些實施例中，可使用能夠輸出“2A”或“O”的加法器或減法器實現(xiàn)運算電路25。累加器30可使用分頻時鐘信號FDIV對抖動數(shù)字碼DCODE進行累加，并基于累加的結(jié)果周期性地輸出溢出位0FB。例如，溢出位OFB可為I位。然而，從累加器30輸出的溢出位OFB的數(shù)量不限于此。圖2是累加器30的框圖。參照圖1和圖2，累加器30包括算術邏輯單元(ALU)31和觸發(fā)器33，其中， 觸發(fā)器33響應于從分頻器50輸出的分頻時鐘信號FDIV進行操作。ALU31可以以位為單位將抖動數(shù)字碼DCODE和觸發(fā)器33的輸出位相加，并將相加的結(jié)果輸出到觸發(fā)器33。另外，ALU31可周期性地輸出基于相加的結(jié)果產(chǎn)生的溢出位0FB。參照CASE I，當?shù)谝粩?shù)字碼CODEl S“001000(A=8)”，PRNG21順序地輸出“I”作為輸出位CB，并且抖動數(shù)字碼DCODE為“010000 (2A=16)”時，ALU31可以分頻時鐘信號FDIV的每四個循環(huán)(或周期)輸出具有邏輯I的溢出位0FB。參照CASE II，當?shù)谝粩?shù)字碼 CODEl 為 “010000 (A=16)”，PRNG21 順序地輸出 “I”作為輸出位CB，并且抖動數(shù)字碼DCODE為“100000 (2A=32)”時，ALU31可以分頻時鐘信號FDIV的每兩個循環(huán)輸出具有邏輯I的溢出位0FB。圖2中的CASE I和CASE II是為了便于解釋而示出的示例。圖1中的DC040可接收第二數(shù)字碼C0DE2和溢出位0FB，并基于第二數(shù)字碼C0DE2和溢出位OFB調(diào)諧DOC輸出信號Dfre的頻率，以產(chǎn)生具有調(diào)諧頻率的DOC輸出信號Dfre。如圖1所示，時鐘信號產(chǎn)生電路IOA還可包括加法器60。加法器60可以以位為單位將第二數(shù)字碼C0DE2和溢出位OFB相加，并將與相加結(jié)果對應的數(shù)字碼輸出到DC040。如上所述，第二數(shù)字碼C0DE2和溢出位OFB可被直接輸入到DC040或者經(jīng)加法器60被輸入到 DC040。
第二數(shù)字碼C0DE2可以對DC040的頻率進行粗調(diào)，第一數(shù)字碼CODEl可以以時間平均的方式對DC040的頻率進行細調(diào)。因此，DC040可通過使用第二數(shù)字碼C0DE2和溢出位OFB調(diào)諧DC040的頻率，以產(chǎn)生具有調(diào)諧頻率的DOC輸出信號Dfre。使用等式I計算DOC輸出信號Dfre的頻率。等式IDfre=DEC(CODE2廣RES+ DE( (^)PE') ^RES其中，DEC(C0DE2)表示與第二數(shù)字碼C0DE2對應的十進制數(shù)，RES表示DC040的頻率分辨率，N表示ALU31的位寬，DEC(CODEl)表示與第一數(shù)字碼CODEl對應的十進制數(shù)。例如，當?shù)谝粩?shù)字碼CODEl 為 “010000 (=16)”，第二數(shù)字碼 C0DE2 為 “00001000(=8)”，頻率分辨率RES為3Mhz，并且ALU31為6位ALU (即，N=6)時，根據(jù)等式I，DOC輸出信號Dfre的頻率為24.75 (=8X3+ (16/64) X 3) Mhz0例如，基于第二數(shù)字碼C0DE2確定24.75的整數(shù)部分(即，24)，并基于第一數(shù)字碼CODEl確定24.75的小數(shù)部分(即，0.75)。在圖2的CASE I中，S卩，當?shù)谝粩?shù)字碼CODEl為“010000”時，以分頻時鐘信號FDIV的每四個循環(huán)順序地輸出溢出位0FB0、0、0和1，因此加法器60順序地輸出“00001000(=8)”、“00001000 (=8)”、“00001000 (=8)”和“00001001 (=9)”。因此，分頻時鐘信號 FDIV的每四個循環(huán)順序輸出的DOC輸出信號Dfre的頻率為24Mhz (=8X 3)、24Mhz、24Mhz和27Mhz (=9X 3)，4個循環(huán)平均頻率為24.75Mhz。例如，當?shù)谝粩?shù)字碼CODEl 為 “100000 (=32)”，第二數(shù)字碼 C0DE2 為 “00001000(=8)”，頻率分辨率RES為3Mhz，并且ALU31為6位ALU (即，N=6)時，根據(jù)等式I，DOC輸出信號 Dfre 的頻率為 25.5 (=8X3+ (32/64) X 3) Mhz。在圖2的CASE II中，即，當`第一數(shù)字碼CODEl為“ 100000”時，分頻時鐘信號FDIV的每兩個循環(huán)順序地輸出溢出位OFBO和1，因此，加法器60順序地輸出“00001000 (=8)”和“00001001 (=9)”。因此，每隔分頻時鐘信號FDIV的兩個循環(huán)順序輸出的DOC輸出信號Dfre的頻率為24Mhz (=8X3)和27Mhz (=9X3)，2個循環(huán)平均頻率為25.5Mhz。上述的數(shù)字碼CODEl、C0DE2和DCODE中的每個包括I位或更多位。分頻器50可使用分頻因子(或分頻率)對從DC040輸出的DOC輸出信號Dfre的頻率進行分頻，并將具有分頻的頻率的分頻時鐘信號Π) ν輸出到PRNG21和累加器30。根據(jù)實施例，分頻因子可被程序化。根據(jù)實施例，可使用雙模預分頻器來實現(xiàn)分頻器50，其中，雙模預分頻器可使用第一分頻因子或第二分頻因子對DOC輸出信號Dfre的頻率進行分頻并產(chǎn)生具有分頻的頻率的分頻時鐘信號FDIV。當?shù)谝环诸l因子為M (M是自然數(shù))時，第二分頻因子為(M+1)。圖3是圖1中示出的PRNG21的框圖，圖4示出了作為圖3中示出的Fibonacci線性反饋移位寄存器(LFSR) LFSR100的實施例的16位LFSR100A，圖5示出了作為圖3中示出的LFSR100的另一實施例的16位GaloisLFSRIOOB。參照圖3，PRNG21包括LFSR100和位反轉(zhuǎn)控制電路110。LFSR100通過使用種子值(或種子)SEED和分頻時鐘信號FDIV產(chǎn)生偽隨機數(shù)序列PS。可使用圖4中示出的16位Fibonacci LFSR100A 或圖 5 中示出的 16 位 Galois LFSR100B 實現(xiàn) LFSR100。由于圖 4 中的LFSR100A和圖5中的LFSR100B僅是為了便于解釋的實施例，所以可使用T(T是自然數(shù))位 FibonacciLFSR 或 T 位 Galois LFSR 來實現(xiàn) LFSR100。位反轉(zhuǎn)控制電路110可在LFSR100的每個周期使PRNG21的輸出位CB反轉(zhuǎn)。換言之，位反轉(zhuǎn)控制電路110可以以LFSR100的每兩個周期等同地調(diào)整PRNG21的輸出位CB的第一邏輯(例如，邏輯“I”)和第二邏輯(例如，邏輯“-1”)的數(shù)量。因此，PRNG21產(chǎn)生的偽隨機數(shù)序列PS可具有傳統(tǒng)PRNG的周期兩倍大的周期，因此PRNG21的隨機性可進一步提高。盡管為了便于解釋在圖3中示出了偽隨機數(shù)序列PS的最低有效位(LSB)在LFSR100的每個周期被反轉(zhuǎn)的實施例，但是將被反轉(zhuǎn)的位的位置和/或?qū)⒈环崔D(zhuǎn)的位的數(shù)量不限于此。換言之，位反轉(zhuǎn)控制電路110可使LFSR100產(chǎn)生的偽隨機數(shù)序列PS的至少一個輸出位CB周期性地反轉(zhuǎn)。位反轉(zhuǎn)控制電路110包括比較器120、選擇信號產(chǎn)生電路130、反相器(inverter) 140和選擇電路150。盡管圖3示出了用于使單個位反轉(zhuǎn)的單個反相器140和2-輸入1_輸出選擇電路150，但是反相器140和選擇電路150的數(shù)量可根據(jù)偽隨機數(shù)序列PS的輸出位CB的數(shù)量而改變。比較器120可以以位為單位將種子值SEED與從LFSR100輸出的偽隨機數(shù)序列PS進行比較，并基于比較結(jié)果產(chǎn)生具有不同邏輯的比較信號CP。種子值SEED可為LFSR100的初始值或種子。選擇信號產(chǎn)生電路130可響應比較信號CP輸出選擇信號SEL。根據(jù)實施例，可使用D觸發(fā)器131實現(xiàn)選擇信號產(chǎn)生電路130。D觸發(fā)器131包括:時鐘端CK，用于接收比較信號CP ;反轉(zhuǎn)輸出端QB，連接到輸入端D ;和輸出端Q，用于輸出選擇信號SEL。例如，假設當種子值SEED和偽隨機數(shù)序列PS彼此相同時，比較器120輸出邏輯1，否則，比較器120輸出邏輯O并且D觸發(fā)器131的初始值為邏輯I。直到響應分頻時鐘信號FDIV從LFSR100輸出的偽隨機數(shù)序列PS與種子值SEED相同為止，選擇電路150響應于具有邏輯I的選擇信號而輸出經(jīng)第二輸入端T2接收的偽隨機數(shù)序列PS的LSB作為輸出位CB。由于當種子值SEED和偽隨機數(shù)序列PS彼此相同時比較器120輸出邏輯1，所以D觸發(fā)器131響應于經(jīng)時鐘端CK接收的邏輯I鎖存反轉(zhuǎn)輸出端QB的信號(即，邏輯O)。因此，經(jīng)輸出端Q輸出的選擇信號SEL從邏輯I改變?yōu)檫壿婳。響應于具有邏輯O的選擇信號SEL，選擇電路150輸出經(jīng)第一輸入端Tl接收的從反相器140輸出的反轉(zhuǎn)的LSB作為輸出位CB。如上述的示例中，在LFSR100的第奇數(shù)周期和第偶數(shù)周期中的一個周期期間，位反轉(zhuǎn)控制電路110可輸出經(jīng)第二輸入端T2接收的LSB作為輸出位CB。然而，在LFSRl00的另一周期期間，位反轉(zhuǎn)控制電路110可輸出從反相器140輸出的反轉(zhuǎn)的LSB作為輸出位CB。因此，第一邏輯(例如，邏輯“I”)的數(shù)量和第二邏輯(例如，邏輯“-1”)的數(shù)量每隔LFSR100的兩個相鄰的周期(或循環(huán))彼此相同。換言之，PRNG21可檢測LFSR100的周期，并在每個檢測的周期使輸出位CB反轉(zhuǎn)。例如，當使用T位Fibonacci LFSR或T位GaloisLFSR 實現(xiàn) LFSR100 時，LFSR100 的周期為 2T_1。圖6是根據(jù)本發(fā)明構思的另一實施例的時鐘信號產(chǎn)生電路IOB的框圖。參照圖1和圖6，圖6中的時鐘信號產(chǎn)生電路IOB的結(jié)構和操作與圖1中的時鐘信號產(chǎn)生電路IOA的結(jié)構和操作基本相同， 除了抖動控制電路20Β的抖動電路22Β。抖動電路22Β包括轉(zhuǎn)換電路23-1和運算電路25-1。轉(zhuǎn)換電路23-1可基于系數(shù)數(shù)字碼B和輸出位CB輸出系數(shù)數(shù)字碼B或具有負號的系數(shù)數(shù)字碼-B。這里，B或-B可表示為十進制數(shù)。例如，當從PRNG21輸出的輸出位CB是邏輯I和邏輯-1中的一個(例如，邏輯I)時，轉(zhuǎn)換電路23-1可輸出系數(shù)數(shù)字碼B。另一方面，當從PRNG21輸出的輸出位CB是另一邏輯(例如，邏輯-1)時，轉(zhuǎn)換電路23-1可輸出具有負號的系數(shù)數(shù)字碼-B。運算電路25-1可輸出與第一數(shù)字碼CODEl (=A)和從轉(zhuǎn)換電路23_1輸出的系數(shù)數(shù)字碼B或-B之和對應的抖動數(shù)字碼DCODE (=A+B或A-B)，即，A+B或者A-B。例如，可使用能夠輸出A+B或A-B的和的加法器或減法器實現(xiàn)運算電路25-1。圖7是根據(jù)本發(fā)明構思的又一實施例的時鐘信號產(chǎn)生電路IOC的框圖。參照圖1和圖7，圖7中的時鐘信號產(chǎn)生電路IOC的結(jié)構和操作與圖1中的時鐘信號產(chǎn)生電路IOA的結(jié)構和操作基本相同，除了抖動控制電路20C的抖動電路22C。抖動電路22C包括加法器25-2和復用器24。加法器25-2將第一數(shù)字碼CODEl (=A)與第一數(shù)字碼CODEl (=A)相加。例如，當A表示為十進制數(shù)時，加法器25-2可用能夠輸出與(SXA)對應的值的乘法器代替。這里，S為實數(shù)。復用器24可基于從PRNG21輸出的輸出位CB將從加法器25-2輸出且經(jīng)第一輸入端Tl接收的數(shù)字碼2A或者與經(jīng)第二輸入端T2接收的“O”對應的數(shù)字碼作為抖動數(shù)字碼DCODE輸出到累加器30。圖8是根據(jù)本發(fā)明構思的又一實施例的時鐘信號產(chǎn)生電路IOD的框圖。參照圖8,時鐘信號產(chǎn)生電路IOD包括累加器30、DC040和分頻器50。在一些情況下，時鐘信號產(chǎn)生電路IOD還可包括PRNG21和加法器61中的至少一個。如以上參照圖2所描述的，累加器30可通過使用分頻時鐘信號FDIV對第一數(shù)字碼CODEl進行累加并基于累加的結(jié)果周期性地輸出溢出位OFB。DC040可通過使用第二數(shù)字碼C0DE2和溢出位OFB調(diào)諧(或調(diào)節(jié))DOC輸出信號Dfre的頻率，以產(chǎn)生具有調(diào)諧(或調(diào)節(jié))頻率的DOC輸出信號Dfre。當時鐘信號產(chǎn)生電路IOD還包括PRNG21和加法器61時，響應于從加法器61輸出的數(shù)字碼CC0DE，DC040可調(diào)諧DOC輸出信號Dfre的頻率，以產(chǎn)生具有調(diào)諧頻率的DOC輸出信號Dfre。分頻器50可使用分頻因子對DOC輸出信號Dfre的頻率進行分頻，以產(chǎn)生具有分頻的頻率的分頻時鐘信號FDIV。如上所述，可使用雙模預分頻器實現(xiàn)分頻器50。

例如，如以上參照圖2所描述的，當?shù)谝粩?shù)字碼CODEl是“010000”，第二數(shù)字碼C0DE2為“000010000”，DC040的頻率分辨率為3Mhz，分頻時鐘信號FDIV的每四個循環(huán)順序輸出的溢出位OFB為0、0、0和1，并且從PRNG21順序輸出的輸出位CB為1、1、-1和-1時，從加法器61順序輸出的數(shù)字碼CCODE為“00001001”、“00001001”、“00000111”和“00001000”。因此，分頻時鐘信號FDIV的每四個循環(huán)順序輸出的DOC輸出信號Dfre的頻率為 27Mhz (=9X3)、27Mhz (=9X3)、21Mhz (=7X3)和 24Mhz (=8X3)。因此，4 個周期平均頻率為 24.75 (= (27+27+21+24) /4) Mhz0圖9是圖1中的時鐘信號產(chǎn)生電路10A、圖6中的時鐘信號產(chǎn)生電路IOB或圖7中的時鐘信號產(chǎn)生電路IOC的操作的流程圖。參照圖1、圖3、圖6、圖7和圖9，能夠在LFSR100的每個周期(或循環(huán))使輸出位CB反轉(zhuǎn)的PRNG21通過使用種子值SEED和分頻時鐘信號FDIV產(chǎn)生偽隨機數(shù)序列PS (操作S10)。抖動電路22A、22B或22C (統(tǒng)稱為抖動電路22)可通過使用偽隨機數(shù)序列PS的至少一個輸出位CB使第一數(shù)字碼CODEl反轉(zhuǎn)(或抖動)并輸出反轉(zhuǎn)的(或抖動的)數(shù)字碼DCODE(操作S20)。累加器30通過使用分頻時鐘信號FDIV對抖動數(shù)字碼DCODE進行累加，并基于累加的結(jié)果周期性地輸出溢出位OFB (操作S30)。DC040通過使用第二數(shù)字碼C0DE2和溢出位OFB調(diào)諧DOC輸出信號Dfre的頻率，并將具有調(diào)諧頻率的DOC輸出信號Dfre輸出到PRNG21和累加器30 (操作S40)。分頻器50使用分頻因子對調(diào)諧頻率進行分頻，以產(chǎn)生具有分頻的頻率的分頻時鐘信號FDIV (操作S50)。圖10是圖8中的時鐘信號產(chǎn)生電路IOD的操作的流程圖。參照圖3、圖8和圖10，PRNG21通過使用種子值SEED和分頻時鐘信號FDIV產(chǎn)生偽隨機數(shù)序列PS(操作S110)。累加器30通過使用分頻時鐘信號FDIV對第一數(shù)字碼CODEl進行累加，并基于累加的結(jié)果周期性地輸出溢出位OFB (操作S120)。DC040響應于第二數(shù)字碼C0DE2、溢出位OFB和偽隨機數(shù)序列PS的至少一個輸出位CB輸出具有調(diào)諧頻率的DOC輸出信號Dfre (操作S130)。如上所述，第二數(shù)字碼C0DE2和溢出位OFB可被直接傳輸?shù)紻C040或者經(jīng)加法器60被傳輸?shù)?DC040。分頻器50使用分頻因子對調(diào)諧頻率進行分頻，以產(chǎn)生具有分頻的頻率的分頻時鐘信號FDIV (操作S140)。時鐘信號產(chǎn)生電路10A、10BU0C和IOD (統(tǒng)稱為時鐘信號產(chǎn)生電路10)中的每個可實現(xiàn)為鎖相環(huán)(PLL)、數(shù)字PLL (DPLL)、全數(shù)字PLL (ADPLL)、頻率合成器、模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)或振蕩器中的部分。圖11是包括圖1、圖6、圖7或圖8中的時鐘信號產(chǎn)生電路10的PLL200的框圖。PLL200包括時鐘信號產(chǎn)生電路10、相位頻率檢測器210和數(shù)字環(huán)路濾波器220?？墒褂眉呻娐?IC)實現(xiàn)時鐘信號產(chǎn)生電路10。相位頻率檢測器210可將參考信號Fref與從時鐘信號產(chǎn)生電路10反饋的反饋信號Ffeed進行比較，并基于比較結(jié)果產(chǎn)生頻率/相位誤差信號。例如，相位頻率檢測器210可將參考信號Fref的相位和頻率與反饋信號Ffeed的相位和頻率進行比較，并基于比較的結(jié)果產(chǎn)生頻率/相位誤差信號。根據(jù)實施例，反饋信號Ffeed可為與分頻時鐘信號FDIV相同或不同的信號。換言之，反饋信號Ffeed的相位和頻率可與分頻時鐘信號FDIV的相位和 頻率相同或不同。數(shù)字環(huán)路濾波器220可對頻率/相位誤差信號進行濾波，以產(chǎn)生能夠調(diào)諧DC040的DOC輸出信號Dfre的頻率的第一數(shù)字碼CODEl和第二數(shù)字碼C0DE2。圖12是根據(jù)本發(fā)明構思的實施例的包括圖1、圖6、圖7或圖8中的時鐘信號產(chǎn)生電路10的信號處理裝置300的框圖。信號處理裝置300包括時鐘信號產(chǎn)生電路10和信號處理電路310?？墒褂媚軌蝽憫獣r鐘信號產(chǎn)生電路10產(chǎn)生的DOC輸出信號Dfre處理輸入信號Din并基于處理結(jié)果輸出輸出信號Dout的模擬或數(shù)字電路來實現(xiàn)信號處理電路310。因此，可使用處理器、中央處理單元(CPU)、發(fā)射和接收電路或用于處理數(shù)字數(shù)據(jù)的通信電路來實現(xiàn)信號處理電路310。圖13是根據(jù)本發(fā)明構思的實施例的包括圖1、圖6、圖7或圖8中的時鐘信號產(chǎn)生電路10的信號處理裝置400的框圖。信號處理裝置400能夠發(fā)射和接收無線信號并包括諸如PLL200的信號處理裝置200。根據(jù)實施例，可用產(chǎn)生DOC輸出信號Dfre的時鐘信號產(chǎn)生電路10代替信號處理裝置200。時鐘信號產(chǎn)生電路10產(chǎn)生的DOC輸出信號Dfre或者信號處理裝置200產(chǎn)生的DOC輸出信號Dfre被提供到接收(Rx)混頻器和發(fā)射(Tx)混頻器。經(jīng)天線ANT接收的接收信號被Rx低噪聲放大器(LNA)放大，Rx混頻器將與放大結(jié)果對應的放大信號和從信號處理裝置200輸出的DOC輸出信號Dfre進行混合，并且與混合結(jié)果對應的混合信號經(jīng)低通濾波器被傳輸?shù)侥M數(shù)字轉(zhuǎn)換器(ADC)。從ADC輸出的數(shù)字信號在數(shù)字模塊中被處理。從數(shù)字模塊輸出的數(shù)字信號通過數(shù)字模擬轉(zhuǎn)換器(DAC)被轉(zhuǎn)換成模擬信號，并且轉(zhuǎn)換的模擬信號經(jīng)低通濾波器被傳輸?shù)絋x混頻器。Tx混頻器將低通濾波器的輸出信號和從信號處理裝置200輸出的DOC輸出信號Dfre混合，并且與混合結(jié)果對應的混合信號經(jīng)Tx功率放大器(PA)和雙工器(duplexer)被傳輸?shù)教炀€ANT。圖14是根據(jù)本發(fā)明構思的又一實施例的包括圖1、圖6、圖7或圖8中的時鐘信號產(chǎn)生電路10的信號處理裝置500的框圖。信號處理裝置500包括芯片上系統(tǒng)(SoC) 510、顯示模塊520和存儲器530?？墒褂脗€人計算機(PC)或便攜式裝置實現(xiàn)信號處理裝置500?？墒褂弥T如膝上電腦、移動電話、智能電話、平板PC、個人數(shù)字助理(PDA)、企業(yè)數(shù)字助理(EDA)、數(shù)字照相機、數(shù)字攝像機、便攜式多媒體播放器(PMP)、個人或便攜式導航裝置(PND)、手持游戲控制臺或電子書的手持裝置來實現(xiàn)便攜式裝置。實現(xiàn)在S0C510中的PLL200可將DCO輸出信號提供給系統(tǒng)處理器511、音頻處理器512、音頻接口 513、外圍電路514、外部存儲器接口 515、通用輸入/輸出(GP10)516和通用串行總線(USB) 517中的至少一個。顯不模塊520可顯不從S0C510輸出的信號，例如，由用作信號處理電路的系統(tǒng)處理器處理的信號。顯示模塊520包括能夠顯示信號的顯示器和能夠控制顯示器的操作的控制電路。存儲器530存儲將被S0C510處理的或已被S0C510處理的數(shù)據(jù)。盡管抖動控制電路20A、20B或20C可用于各種電路，例如，ADC、DAC、sigma-delta調(diào)制器、PLL、DPLL和去除雜散(或偽態(tài)分量)所需的電路，但是為了便于解釋在這里示出了抖動控制電路20A、20B或20C用于時鐘信號產(chǎn)生電路10AU0B或IOC中的情況。
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根據(jù)本發(fā)明構思的實施例的抖動控制電路可基于PRNG的輸出信號對輸入數(shù)字碼進行抖動處理。根據(jù)本發(fā)明構思的實施例的時鐘信號產(chǎn)生裝置可通過使用累加器的輸出信號提高DCO的頻率分辨率。另外，時鐘信號產(chǎn)生電路可通過使用PRNG產(chǎn)生的偽隨機數(shù)序列的至少一位去除或減少基于累加器的周期性操作而產(chǎn)生的偽態(tài)分量。由于基于雙模預分頻器的輸出信號產(chǎn)生時鐘信號產(chǎn)生電路的累加器和/或PRNG的輸出信號，所以累加器和/或PRNG的輸出信號可被隨機化。由于時鐘信號產(chǎn)生電路不包括高階sigma-delta調(diào)制電路，所以可以以小面積實現(xiàn)時鐘信號產(chǎn)生電路。時鐘信號產(chǎn)生電路的相位噪聲性能和抖動性能得到改善。盡管已經(jīng)參照本發(fā)明構思的示例性實施例具體地示出和描述了本發(fā)明構思，但是應該理解的是，在不脫離權利要求的精神和范圍的情況下，可以在形式和細節(jié)上進行各種改變。
權利要求
1.一種抖動控制電路，所述抖動控制電路包括: 偽隨機數(shù)產(chǎn)生器，被配置為響應于時鐘信號產(chǎn)生偽隨機數(shù)序列；和抖動電路，被配置為響應于偽隨機數(shù)序列中的至少一個輸出位對輸入數(shù)字碼進行抖動，并進一步配置為輸出對應于抖動輸入數(shù)字碼的數(shù)字碼。
2.根據(jù)權利要求1所述的抖動控制電路，其中，所述抖動電路輸出作為輸入數(shù)字碼和抖動輸入數(shù)字碼之和或之差的數(shù)字碼。
3.根據(jù)權利要求1所述的抖動控制電路，其中，所述偽隨機數(shù)產(chǎn)生器包括: 線性反饋移位寄存器，被配置為響應于時鐘信號而產(chǎn)生偽隨機數(shù)序列；和 位反轉(zhuǎn)控制電路，在線性反饋移位寄存器的周期使所述至少一個輸出位反轉(zhuǎn)并輸出。
4.根據(jù)權利要求1所述的抖動控制電路，其中，所述偽隨機數(shù)產(chǎn)生器包括: 線性反饋移位寄存器，被配置為響應時鐘信號而產(chǎn)生偽隨機數(shù)序列；和 位反轉(zhuǎn)控制電路，當所述至少一個輸出位是單個位時，位反轉(zhuǎn)控制電路在線性反饋移位寄存器的周期使所述單個位反轉(zhuǎn)并輸出。
5.一種時鐘信號產(chǎn)生電路，所述時鐘信號產(chǎn)生電路包括: 控制電路，被配置為通過使用時鐘信號對第一數(shù)字碼進行抖動來產(chǎn)生抖動數(shù)字碼； 累加器，被配置為通過與時鐘信號同步地對抖動數(shù)字碼進行累加來輸出溢出位； 數(shù)控振蕩器，被配置為響應第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的數(shù)控振蕩器輸出信號；和 分頻器，被配置為對數(shù)控振蕩器輸出信號的調(diào)諧頻率進行分頻，并輸出時鐘信號。
6.根據(jù)權利要求5所述的時鐘信號產(chǎn)生電路，其中，所述控制電路包括: 偽隨機數(shù)產(chǎn)生器，被配置為響應于時鐘信號而產(chǎn)生偽隨機數(shù)序列；和 抖動電路，配置為通過使用偽隨機數(shù)序列中的至少一個輸出位對第一數(shù)字碼進行抖動來產(chǎn)生抖動數(shù)字碼。
7.根據(jù)權利要求6所述的時鐘信號產(chǎn)生電路，其中，所述抖動電路輸出與第一數(shù)字碼和基于所述至少一個輸出位的第一數(shù)字碼之和或之差對應的數(shù)字碼作為抖動數(shù)字碼。
8.根據(jù)權利要求6所述的時鐘信號產(chǎn)生電路，其中，所述偽隨機數(shù)產(chǎn)生器包括: 線性反饋移位寄存器，響應于分頻時鐘信號而產(chǎn)生偽隨機數(shù)序列；和 位反轉(zhuǎn)控制電路，在線性反饋移位寄存器的每個周期使所述至少一個輸出位反轉(zhuǎn)并輸出。
9.根據(jù)權利要求6所述的時鐘信號產(chǎn)生電路，其中，所述抖動電路包括: 轉(zhuǎn)換電路，被配置為響應于第一數(shù)字碼和所述至少一個輸出位而輸出第一數(shù)字碼或具有負號的第一數(shù)字碼；和 運算單元，被配置為輸出與第一數(shù)字碼和從轉(zhuǎn)換電路輸出的輸出數(shù)字碼之和對應的抖動數(shù)字碼。
10.根據(jù)權利要求6所述的時鐘信號產(chǎn)生電路，其中，所述抖動電路包括: 轉(zhuǎn)換電路，被配置為響應于系數(shù)數(shù)字碼和所述至少一個輸出位而輸出系數(shù)數(shù)字碼或具有負號的系數(shù)數(shù)字碼；和 運算電路，被配置為輸出與第一數(shù)字碼和從轉(zhuǎn)換電路輸出的輸出數(shù)字碼之和對應的抖動數(shù)字碼。
11.根據(jù)權利要求5所述的時鐘信號產(chǎn)生電路，其中，所述分頻器為使用第一分頻因子或第二分頻因子對調(diào)諧頻率進行分頻并產(chǎn)生具有分頻的頻率的時鐘信號的雙模預分頻器。
12.—種時鐘信號產(chǎn)生電路，所述時鐘信號產(chǎn)生電路包括: 累加器，通過使用分頻時鐘信號對第一數(shù)字碼進行累加并輸出溢出位； 偽隨機數(shù)產(chǎn)生器，通過使用分頻時鐘信號產(chǎn)生偽隨機數(shù)序列； 數(shù)控振蕩器，基于偽隨機數(shù)序列的至少一個輸出位、第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的數(shù)控振蕩器輸出信號；和 分頻器，對調(diào)諧頻率進行分頻并產(chǎn)生具有分頻的頻率的分頻時鐘信號。
13.根據(jù)權利要求12所述的時鐘信號產(chǎn)生電路，其中，所述偽隨機數(shù)產(chǎn)生器包括: 線性反饋移位寄存器，響應于分頻時鐘信號而產(chǎn)生偽隨機數(shù)序列；和 位反轉(zhuǎn)控制電路，在線性反饋移位寄存器的每個周期使所述至少一個輸出位反轉(zhuǎn)并輸出。
14.根據(jù)權利要求12所述的時鐘信號產(chǎn)生電路，其中，所述分頻器為使用第一分頻因子或第二分頻因子對調(diào)諧的頻率進行分頻并產(chǎn)生具有分頻的頻率的時鐘信號的雙模預分頻器。
15.一種信號處理裝置，所述信號處理裝置包括: 信號處理電路，對信號進行處理；和 時鐘信號產(chǎn)生電路，將數(shù)控振蕩器輸出信號提供給信號處理電路， 其中，時鐘信號產(chǎn)生電路包括: 抖動控制電路，通過使用從響應分頻時鐘信號進行操作的偽隨機數(shù)產(chǎn)生器輸出的至少一個輸出位對第一數(shù)字碼進行抖動并輸出抖動數(shù)字碼； 累加器，通過使用分頻時鐘信號對抖動數(shù)字碼進行累加并輸出溢出位； 數(shù)控振蕩器，響應于第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的數(shù)控振蕩器輸出信號；和 分頻器，對調(diào)諧頻率進行分頻并輸出具有分頻的頻率的分頻時鐘信號。
16.根據(jù)權利要求15所述的信號處理裝置，其中，所述偽隨機數(shù)產(chǎn)生器包括: 線性反饋移位寄存器，響應于分頻時鐘信號而產(chǎn)生偽隨機數(shù)序列； 位反轉(zhuǎn)控制電路，在線性反饋移位寄存器的每個周期使所述至少一個輸出位反轉(zhuǎn)并輸出。
17.根據(jù)權利要求15所述的信號處理裝置，其中，所述分頻器為使用第一分頻因子或第二分頻因子對調(diào)諧的頻率進行分頻并產(chǎn)生具有分頻的頻率的時鐘信號的雙模預分頻器。
18.一種信號處理裝置，所述信號處理裝置包括: 信號處理電路，對信號進行處理；和 時鐘信號產(chǎn)生電路，將數(shù)控振蕩器輸出信號提供給信號處理電路， 其中，時鐘信號產(chǎn)生電路包括: 累加器，通過使用分頻時鐘信號對第一數(shù)字碼進行累加并輸出溢出位； 偽隨機數(shù)產(chǎn)生器，通過使用分頻時鐘信號產(chǎn)生偽隨機數(shù)序列； 數(shù)控振蕩器，基于偽隨機數(shù)序列的至少一個輸出位、第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的數(shù)控振蕩器輸出信號；和分頻器，對調(diào)諧頻率進行分頻并輸出具有分頻的頻率的分頻時鐘信號。
19.根據(jù)權利要求18所述的信號處理裝置，其中，所述偽隨機數(shù)產(chǎn)生器包括: 線性反饋移位寄存器，通過使用分頻時鐘信號產(chǎn)生偽隨機數(shù)序列； 位反轉(zhuǎn)控制電路，在線性反饋移位寄存器的兩個相鄰周期期間等同地調(diào)節(jié)所述至少一個輸出位的第一邏輯和第二邏輯的數(shù)量。
20.一種便攜式裝置，所述便攜式裝置包括: 信號處理電路，對信號進行處理； 顯示模塊，顯示從信號處理電路輸出的經(jīng)處理的信號；和 時鐘信號產(chǎn)生電路，將數(shù)控振蕩器輸出信號提供給信號處理電路， 其中，時鐘信號產(chǎn)生電路包括: 抖動控制電路，通過使用從響應分頻時鐘信號進行操作的偽隨機數(shù)產(chǎn)生器輸出的至少一個輸出位對第一數(shù)字碼進行抖動處理并輸出抖動數(shù)字碼； 累加器，通過使用分頻時鐘信號對抖動數(shù)字碼進行累加并輸出溢出位； 數(shù)控振蕩器，響應第二數(shù)字碼和溢出位產(chǎn)生具有調(diào)諧頻率的數(shù)控振蕩器輸出信號；和 分頻器，對調(diào)諧頻率進行分頻并 輸出具有分頻的頻率的分頻時鐘信號。
全文摘要
一種抖動控制電路包括偽隨機數(shù)產(chǎn)生器，響應分頻時鐘信號產(chǎn)生偽隨機數(shù)序列；抖動電路，通過使用偽隨機數(shù)序列的至少一個輸出位對輸入數(shù)字碼進行抖動處理并輸出與抖動的結(jié)果對應的抖動數(shù)字碼。抖動電路可輸出與輸入數(shù)字碼和基于所述至少一個輸出位的輸入數(shù)字碼之和或之差對應的數(shù)字碼作為抖動數(shù)字碼。抖動數(shù)字碼可被輸入到與分頻時鐘信號同步進行操作的累加器。
文檔編號H03L7/08GK103227637SQ20131000583
公開日2013年7月31日 申請日期2013年1月8日 優(yōu)先權日2012年1月25日
發(fā)明者洪宗泌, 劉人龍, 幸楠, 樸宰琎 申請人:三星電子株式會社