專利名稱：基于cml邏輯的相位檢測器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是涉及一種基于CML邏輯的相位檢測器。
背景技術(shù)：
相位檢測器廣泛應(yīng)用于鎖相電路及時鐘恢復(fù)模塊中，其相位檢測精確度直接決定了電路的抖動性能。相比于靜態(tài)CMOS電路，CML(電流模式邏輯)邏輯具有低信號擺幅的特征。隨著數(shù)據(jù)傳輸速率的不斷提高，當(dāng)串行數(shù)據(jù)傳輸速率達(dá)到lOGbpslOGbps時，CML邏輯電路的高速性能愈發(fā)顯著，使其逐漸取代CMOS邏輯并被廣泛應(yīng)用于串行高速數(shù)據(jù)傳輸。
文獻(xiàn)[I]首次提出的MOS電流模式邏輯風(fēng)格實施千兆赫MOS自適應(yīng)管道技術(shù)。從那以后被廣泛使用，以實現(xiàn)超高速緩沖區(qū)、鎖存器、復(fù)用器與解復(fù)用器，分頻器。比起靜態(tài)CMOS電路，CML電路可以以較低的信號電壓和更高的頻率工作在較低的電源電壓。但是，CML邏輯風(fēng)格比起CMOS反相器有更多的靜態(tài)功率損耗。因此在保證相位檢測器的精確度滿足要求的前提下降低電路功耗是十分必要的。以上提到的參考文獻(xiàn)如下[I]M. Mizuno, M. Yamashina, K. Furuta, H. Igura, H. Abiko, K. Okabe, A. 0no, andH. Yamada, “A GHz MOS adaptive pipeline technique using MOS current-modelogic, ” IEEE J. Solid-State Circuits, vol. 31, pp. 784-791, June 1996.

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明要解決的技術(shù)問題是如何在保證基于CML邏輯的相位檢測器的相位誤差滿足系統(tǒng)抖動要求的前提下，降低基于CML邏輯的相位檢測器的功耗。(二)技術(shù)方案為了解決上述技術(shù)問題，本發(fā)明提供一種基于CML邏輯的相位檢測器，包括相互連接的采樣模塊和比較模塊，所述采樣模塊包括由CML鎖存器組成的多條采樣支路，用于對輸入的數(shù)據(jù)信號進(jìn)行采樣，所述比較模塊用于比較所述多條采樣支路的采樣數(shù)據(jù)，得到相位比較結(jié)果。優(yōu)選地，所述采樣模塊包括三條采樣支路，第一條和第二條采樣支路分別包括三個CML鎖存器，第三條采樣支路包括兩個CML鎖存器，三條采樣支路末端的CML鎖存器由同一個相位為零的時鐘控制，所述比較模塊包括兩個CML異或門，第一條采樣支路的采樣數(shù)據(jù)輸入到第一 CML異或門的第一輸入端,第二條米樣支路的米樣數(shù)據(jù)分別輸入到第一 CML異或門的第二輸入端以及第二 CML異或門的第一輸入端，第三條采樣支路的采樣數(shù)據(jù)輸入到第二 CML異或門的第二輸入端。優(yōu)選地，每個CML鎖存器包括兩個尾電流源Il和12，六個晶體管麗1 MN6以及兩個電阻Rl和R2，其中，電阻Rl的第一端分別與晶體管麗I的漏極、麗3的漏極以及MN4的柵極連接，R2的第一端分別與晶體管MN2的漏極、麗3的柵極以及MN4的漏極連接，且R1、R2的第一端輸出一對差分信號，麗I、麗2的柵極輸入一對差分信號，麗I、麗2的源極連接MN5的漏極，MN3、MN4的源極連接MN6的漏極，MN5、MN6的柵極分別由差分時鐘信號CLKp和CLKn控制，CLKp和CLKn信號相位相反，MN5的源極連接Il的一端，MN6的源極連接12的一端。優(yōu)選地，電阻Rl、R2的第二端均接同一外部電源，尾電流源II、12的另一端均接地。優(yōu)選地，麗I、麗2的寬長比均小于或等于lu/150n，麗3、MN4的寬長比均大于或等于 2u/150n。優(yōu)選地，電阻Rl、R2均為多晶硅電阻。(三)有益效果 上述技術(shù)方案具有如下優(yōu)點首先，本發(fā)明所采用的鎖存器均為CML邏輯，處理差分信號，提高其高頻下的抗干擾能力，其次，本發(fā)明通過拆分鎖存器尾電流源，有效節(jié)約了電路在鎖存狀態(tài)時的功耗，從而有效降低了整個相位檢測電路的功耗，基于以上兩點，本發(fā)明實現(xiàn)了在保證相位誤差滿足系統(tǒng)抖動要求的前提下，降低了的功耗。


圖I是B. Razavi提出的半速率相位檢測器框圖；圖2是P. Heydari和R. Mohanavelu在[2]中提出的再生型CML鎖存器原理圖；圖3是本發(fā)明所使用的再生型CML鎖存器原理圖；圖4、圖5是本發(fā)明所使用的再生型CML鎖存器數(shù)據(jù)采樣輸出波形；圖6、圖7是不同情況下三條采樣支路的采樣輸出波形和相位比較結(jié)果輸出。
具體實施例方式下面結(jié)合附圖和實施例，對本發(fā)明的具體實施方式
作進(jìn)一步詳細(xì)描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。本發(fā)明的基于CML邏輯的相位檢測器中引入了再生型CML相位鎖存器將現(xiàn)有的普通CML鎖存器換成一種再生型CML鎖存器，即給電路的跟隨支路和鎖存支路分別提供兩個獨立的尾電流源，使兩部分可以分別得到優(yōu)化，進(jìn)而減少不必要的電路功耗。本發(fā)明的相位檢測器框架是基于B. Razavi提出的一種半速率相位檢測器結(jié)構(gòu)，即采樣時鐘頻率是工作頻率的一半。整體電路包括相互連接的采樣模塊和比較模塊，所述采樣模塊包括由CML鎖存器組成的多條采樣支路，用于對輸入的數(shù)據(jù)信號進(jìn)行采樣，所述比較模塊用于比較所述多條采樣支路的采樣數(shù)據(jù)，得到相位比較結(jié)果，整個電路也可以分為兩部分一、CML鎖存器構(gòu)成的三條信號采樣支路；二、兩個異或門用于比較三條支路的采樣結(jié)果。第一部分中的CML鎖存器將使用再生型鎖存器，用兩個獨立的尾電流源分別為輸入跟隨對管和交叉耦合對管提供電流。在跟隨支路部分，輸入跟隨對管寬長比取lu/150n，使其高頻下的寄生電容較??；另一方面，尾電流源偏置電流較大，提高輸入對管的跨導(dǎo)值，以保證跟隨支路的高頻小信號增益。在鎖存支路部分，由于對尾電流源的偏置電流要求不高，可以將耦合對管的寬長比取2u/150n，以獲得足夠的跨導(dǎo)值，從而保持小信號增益。通過以上改進(jìn)，可降低鎖存器在鎖存狀態(tài)時的功耗，考慮到鎖存器是相位檢測器的主要構(gòu)成部分，因此將顯著降低整個相位檢測電路的功耗。本發(fā)明基于B. Razavi提出的半速率相位檢測器結(jié)構(gòu)，所采用的模塊均為CML邏輯，處理差分信號，提高其高頻下的抗干擾能力。該相位檢測器主要包括8個CML鎖存器和2個CML異或門。如圖I所示，該發(fā)明CML相位檢測器包括兩個部分第一部分是8個再生型CML鎖存器組成的三條數(shù)據(jù)采樣通路；第二部分為2個CML異或門電路。第一部分中三條支路由一組正交差分時鐘信號(0、90、180、270分別代表采樣時鐘相位)控制對輸入的數(shù)據(jù)信號進(jìn)行采樣，得到三個采樣結(jié)果分別為Dlri, Dn, Dn+1，每條支路末端的一個鎖存器由相位為零的時鐘控制，確保三條支路同步輸出采樣結(jié)果。值得注意的是，這里并沒有使用觸發(fā)器，而是采用至少兩個鎖存器級聯(lián)，這樣在確保電路功能正確的前提下減少了每條支路的延遲，進(jìn)而減少了整個相位檢測器的延遲。其中引進(jìn)的再生型CML鎖存器結(jié)構(gòu)是在P. Heydari和R. Mohanavelu在[2](P. Heydari and R. Mohanaveluj “Design of Ultrahigh-speed and low power CMOSCML buffers and lacthes，，，IEEET. Very Large Scale Integration Systems, vol . 12, pp1081-1093，0ct2004)中提出的再生型鎖存器(如圖2所示)基礎(chǔ)上改進(jìn)的。本發(fā)明所使用的再生型CML鎖存器電路結(jié)構(gòu)如圖3所示，圖中符號T表示輸入電壓源，符號+表示地，符號<表示NMOS管，它包括兩個獨立的尾電流源11、12，分別由差分時鐘信號CLKp、CLKn控制的MOS開關(guān)管MN5、MN6，輸入對管(也稱為晶體管對)MNl、MN2，交叉耦合對管麗3、MN4以及一對多晶硅電阻Rl、R2。該鎖存器主要由一對相位差180°的時鐘信號CLKp和CLKn (即CLKp和CLKn信號相位相反)對差分輸入信號Din、Dinb進(jìn)行鎖存。與文獻(xiàn)[2]中的鎖相器想比，改進(jìn)后的CML鎖存器省去了中間的兩條參考支路，包括由信號Vref控制的兩個MOS管和串聯(lián)電阻。參考支路的作用是可以防止尾電流源完全關(guān)閉，從而減少尾電流源的充放電時間。但經(jīng)過仿真驗證，鎖存器的工作速度主要決定于輸出節(jié)點的充放電速度，即參考支路對鎖存器高頻性能的提高效果并不明顯。另一方面，由與參考支路在整個工作過程中是常開的，將給該CML鎖存器帶來顯著的額外功耗。因此，本發(fā)明去除了這兩條參考支路。在時鐘正半周期，即CLKp為高電平時，CLKn為低電平，麗5打開，MN6關(guān)閉，左邊支路工作，電路處于跟隨狀態(tài)麗1，麗2作為放大管，處于飽和狀態(tài)，麗I和麗2分別跟隨輸入信號Din，Dinb，輸出節(jié)點記錄輸入信號，Do、Dob是輸出的差分信號，差分信號的特點是幅度相等、相位相反；在時鐘為零的半周期，MN5關(guān)閉，MN6打開，右邊支路工作，電路處于信號鎖存狀態(tài)，MN3, MN4對輸出節(jié)點的狀態(tài)進(jìn)行放大恢復(fù)。由于所設(shè)計的相位檢測器檢測精度主要取決于鎖存器部分的數(shù)據(jù)采樣精度。實際上，當(dāng)時鐘信號和輸入數(shù)據(jù)之間的相位差小于鎖存器的信號建立時間，則鎖存器采樣結(jié)果發(fā)生錯誤，導(dǎo)致采樣結(jié)果的誤差。因此，為了使相位檢測結(jié)果滿足精確度要求，鎖存器的信號建立時間必須控制在一定范圍內(nèi)一般地，對于工作于GHz速率的鎖存器,要求其建立時間保證在ps量級。為了保證鎖存器的信號建立時間足夠小，在電路處于跟隨狀態(tài)時，要求輸入對管有大的小信號增益?？紤]輸入的邏輯值與前一刻的邏輯值相反的情況，輸出節(jié)點需要進(jìn)行充放電。在高頻下，輸入對管的寄生電容會顯著影響輸出節(jié)點的充放電速度。為了使電路能工作于GHz，輸入對管的尺寸應(yīng)盡量小(設(shè)計中取lu/150n)，因此為了得到較大的小信號增益，尾電流源則要取較大值。當(dāng)電路處于鎖存狀態(tài)時，交叉耦合對管對輸出節(jié)點的狀態(tài)進(jìn)行放大恢復(fù)，需要實現(xiàn)較大的小信號增益。但由于此時電路不需要跟隨輸入信號變化，因為對充放電速度要求不太高。于是交叉耦合對中MOS管的寬長比W/L可以取較大值(設(shè)計中取2u/150n)，因此尾電流源可以取一個較小值。由于鎖存器輸出信號擺幅會由鎖存支路的尾電流源與多晶硅電阻的乘積值決定，所以尾電流源的最小值存在一個限制。此外，本發(fā)明中的兩個CML異或門分別比較Dn+ Dn和Dn，Dn+1 :當(dāng)前兩者結(jié)果一樣時，則輸出信號EARLY為邏輯0，當(dāng)后兩者結(jié)果一樣時，則輸出信號LATE為邏輯O。最后當(dāng)零相位時鐘對準(zhǔn)數(shù)據(jù)信號的中間點(使輸出眼圖最大的采樣點)時，電路的相位檢測結(jié)果EARY和LATE相同。利用Spectre對上述電路進(jìn)行仿真，該仿真針對SMIC13_1233 (. 13um工藝庫)，輸入數(shù)據(jù)的波特率為3. 125Gbps，采樣時鐘為半速率時鐘，周期為640ps，電源電壓為I. 2V。 以下給出分別對上面提到的再生型CML鎖存器和圖I所示的半速率相位檢測器進(jìn)行仿真分析的結(jié)果。圖4給出了當(dāng)時鐘信號領(lǐng)先于輸入數(shù)據(jù)時，所述再生型CML鎖存器的采樣輸出波形?？梢钥闯?，在時鐘正半周期，鎖存器跟隨數(shù)據(jù)，接著，鎖存器進(jìn)入鎖存狀態(tài)，將時鐘下降沿處采樣的數(shù)據(jù)進(jìn)行放大恢復(fù)。由于時鐘信號早于數(shù)據(jù)信號，因此輸出信號沒有翻轉(zhuǎn)。輸出波形的全擺幅約為400mV。圖5給出的是當(dāng)時鐘信號落后于輸入數(shù)據(jù)信號時，所述再生型CML鎖存器的輸出波形。與前述工作原理一樣時鐘為高電平時，鎖存器跟隨輸入數(shù)據(jù)變化，當(dāng)時鐘為低電平時，電路進(jìn)入鎖存狀態(tài)，放大恢復(fù)時鐘下降沿采樣到的數(shù)據(jù)信號。由于時鐘信號落后于輸入數(shù)據(jù)，輸出將在“O”和“I”之間翻轉(zhuǎn)。輸出波形的全擺幅約為400mV。圖6給出的是當(dāng)時鐘信號提前與數(shù)據(jù)信號中間位置時，所述CML相位檢測器的三條支路采樣結(jié)果以及最后的相位比較結(jié)果。輸出結(jié)果如圖所示，最后相位比較結(jié)果EARLY為邏輯“I”。圖7給出的是當(dāng)時鐘信號落后于數(shù)據(jù)信號中間位置時，所述CML相位檢測器的三條支路采樣結(jié)果以及最后的相位比較結(jié)果。最后的相位比較結(jié)果LATE信號為邏輯“I”。通過多次仿真統(tǒng)計得知，本發(fā)明發(fā)明相位檢測器的相位檢測誤差小于±5ps。通過仿真比較采用普通CML鎖存器的相位檢測器PDl和使用再生性CML鎖存器的相位比較器TO2，在實現(xiàn)相同精度以及輸出信號擺幅(400mV)的情況下，PDl的總功耗為3. 37336mW，PD2的總功耗為2. 62163mW。仿真結(jié)果顯示，通過采用再生型CML鎖存器，所述相位檢測器可以節(jié)約22. 3%的功耗。由以上實施例可以看出，首先，本發(fā)明所采用的鎖存器均為CML邏輯，處理差分信號，提高其高頻下的抗干擾能力，其次，本發(fā)明通過拆分鎖存器尾電流源，有效節(jié)約了電路在鎖存狀態(tài)時的功耗，從而有效降低了整個相位檢測電路的功耗，基于以上兩點，本發(fā)明實現(xiàn)了在保證相位誤差滿足系統(tǒng)抖動要求的前提下，降低了的功耗。以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進(jìn)和替換，這些改進(jìn)和替換也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種基于CML邏輯的相位檢測器，其特征在于，包括相互連接的采樣模塊和比較模塊，所述采樣模塊包括由CML鎖存器組成的多條采樣支路，用于對輸入的數(shù)據(jù)信號進(jìn)行采樣，所述比較模塊用于比較所述多條采樣支路的采樣數(shù)據(jù)，得到相位比較結(jié)果。
2.如權(quán)利要求I所述的相位檢測器，其特征在于，所述采樣模塊包括三條采樣支路，第一條和第二條采樣支路分別包括三個CML鎖存器，第三條采樣支路包括兩個CML鎖存器，三條采樣支路末端的CML鎖存器由同一個相位為零的時鐘控制，所述比較模塊包括兩個CML異或門，第一條采樣支路的采樣數(shù)據(jù)輸入到第一 CML異或門的第一輸入端，第二條采樣支路的采樣數(shù)據(jù)分別輸入到第一 CML異或門的第二輸入端以及第二 CML異或門的第一輸入端，第三條采樣支路的采樣數(shù)據(jù)輸入到第二 CML異或門的第二輸入端。
3.如權(quán)利要求2所述的相位檢測器，其特征在于，每個CML鎖存器包括兩個尾電流源Il和12，六個晶體管麗MN6以及兩個電阻Rl和R2，其中，電阻Rl的第一端分別與晶體管麗I的漏極、麗3的漏極以及MN4的柵極連接，R2的第一端分別與晶體管麗2的漏極、麗3的柵極以及MN4的漏極連接，且R1、R2的第一端輸出一對差分信號，麗I、麗2的柵極輸入一對差分信號，MN1、MN2的源極連接MN5的漏極，MN3、MN4的源極連接MN6的漏極，MN5、MN6的柵極分別由差分時鐘信號CLKp和CLKn控制，CLKp和CLKn信號相位相反，MN5的源極連接Il的一端，MN6的源極連接12的一端。
4.如權(quán)利要求3所述的相位檢測器，其特征在于，電阻Rl、R2的第二端均接同一外部電源,尾電流源II、12的另一端均接地。
5.如權(quán)利要求3所述的相位檢測器，其特征在于，麗I、麗2的寬長比均小于或等于lu/150n, MN3、MN4的寬長比均大于或等于2u/150n。
6.如權(quán)利要求f5中任一項所述的相位檢測器，其特征在于，電阻Rl、R2均為多晶硅電阻。
全文摘要
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，公開了一種基于CML邏輯的相位檢測器，包括相互連接的采樣模塊和比較模塊，所述采樣模塊包括由CML鎖存器組成的多條采樣支路，用于對輸入的數(shù)據(jù)信號進(jìn)行采樣，所述比較模塊用于比較所述多條采樣支路的采樣數(shù)據(jù)，得到相位比較結(jié)果。首先，本發(fā)明所采用的鎖存器均為CML邏輯，處理差分信號，提高其高頻下的抗干擾能力，其次，本發(fā)明通過拆分鎖存器尾電流源，有效節(jié)約了電路在鎖存狀態(tài)時的功耗，從而有效降低了整個相位檢測電路的功耗，基于以上兩點，本發(fā)明實現(xiàn)了在保證相位誤差滿足系統(tǒng)抖動要求的前提下，降低了的功耗。
文檔編號H03L7/085GK102843130SQ20121034818
公開日2012年12月26日 申請日期2012年9月18日 優(yōu)先權(quán)日2012年9月18日
發(fā)明者王源, 楊海玲, 張雪琳, 賈嵩, 杜剛, 張興 申請人:北京大學(xué)