專利名稱：差動(dòng)比較器的制作方法
技術(shù)領(lǐng)域：
所揭露主題大體是關(guān)于制造，且更特別地，是關(guān)于具模擬比較器的電子電路且也相關(guān)于包含模擬比較器電路的集成電路裝置與設(shè)計(jì)。
背景技術(shù)：
在電子設(shè)計(jì)和電路中，信號電平的振幅經(jīng)常須由指定的準(zhǔn)確度來決定。為此目的，多個(gè)技術(shù)已發(fā)展出包含第一信號電平與第二信號電平的比較以判斷所述第一信號電平比較于第二信號電平是否較高或較低。這樣，各自的電子電路可對這二個(gè)信號那一個(gè)具較高信號電平的問題提供數(shù)字反應(yīng)。當(dāng)所述二個(gè)信號電平至少一者可連續(xù)地變化，相應(yīng) 的電子電路通?？杀环Q為比較器或模擬比較器。這樣的模擬比較器電路可用在信號與參考信號比較的情況，參考信號可表示為實(shí)質(zhì)上不變的參考或不同的參考，從而當(dāng)所述信號橫跨所述參考信號所定義的閾值時(shí)由數(shù)字反應(yīng)來指示。比較器電路通常包括適當(dāng)?shù)卦O(shè)計(jì)的輸入級，包含一對輸入晶體管，可接收各自的輸入信號。所述比較器可產(chǎn)生差動(dòng)電壓，差動(dòng)電壓的變化是取決于所述輸入信號的差異?？晒┙o所述差動(dòng)電壓至輸出級，輸出級通常設(shè)計(jì)以提供取決于橫跨所述差動(dòng)輸入級的電壓的二個(gè)預(yù)定義的輸出信號電平。因此，對于先進(jìn)的申請，所述比較器各種各樣元件的特性必須互相匹配以在所述二個(gè)輸入信號的差異的所需最低數(shù)值下獲得所述輸出信號的改變。而且，所述比較器電路對于所述輸入信號的反應(yīng)通常應(yīng)該盡可能穩(wěn)定變化的操作情況，例如不同溫度，變化的供給電壓，電路組件老化，以及任何其它環(huán)境影響，例如濕度，壓力等等。通常補(bǔ)償技術(shù)是復(fù)雜且可能要求先進(jìn)和復(fù)雜模擬電路，可能增加全體的設(shè)計(jì)復(fù)雜性和產(chǎn)品成本。這文件的這部分想要介紹技術(shù)領(lǐng)域的各種各樣方面，其相關(guān)于下方描述的及/或權(quán)利要求的所揭露技術(shù)主題的各種各樣方面。這部分提供背景信息以促進(jìn)對所揭露技術(shù)主題的各種各樣方面更佳了解。應(yīng)理解的是，在這文件的這部分的狀態(tài)是由此理解，并沒有背景技術(shù)的承認(rèn)。所揭露技術(shù)主題指導(dǎo)以克服，或至少減少影響，一或多個(gè)上方闡明的問題。

發(fā)明內(nèi)容
為供基本理解所揭露技術(shù)主題的一些方面，下列提出簡化的總結(jié)。這總結(jié)并非所揭露技術(shù)主題的詳盡總覽。它不是想要確認(rèn)所揭露技術(shù)主題的關(guān)鍵或重要元件或者是描繪所揭露技術(shù)主題的范疇。唯一目的是要以簡化的形式提出一些觀念作為以下更詳細(xì)描述的序言。所揭露技術(shù)主題的一方面是針對比較器。所述比較器包含具第一和第二輸入端及第一和第二輸出端的差動(dòng)放大器。輸入級是可操作以接收第一和第二輸入信號。所述輸入級包含分別地耦合至所述第一和第二輸入端的第一和第二電容。電路是可操作的，當(dāng)在偏移消除相位期間，分別地耦合所述第一和第二電容至所述第一和第二輸出端，以選擇性地耦合所述第一輸入信號至所述第一電容及所述第二輸入信號至所述第二電容，且當(dāng)在比較相位期間，絕緣所述第一和第二電容與第一和所述第二輸出端，以選擇性地耦合所述第二輸入信號至所述第一電容及所述第一輸入信號至所述第二電容，。所揭露技術(shù)主題的另一方面是針對比較第一和第二輸入信號的方法。所述第一輸入信號耦合至第一電容且所述第二輸入信號耦合至第二電容。所述第一和第二電容分別地耦合至差動(dòng)放大器的第一和第二輸入端。等化所述差動(dòng)放大器以儲存在所述第一電容上所述第一輸入信號的電壓和所述差動(dòng)放大器的閾電壓之間的差異，以及儲存在所述第二電容上所述第二輸入信號的電壓和所述差動(dòng)放大器的閾電壓之間的差異。在等化所述差動(dòng)放大器以后耦合，所述第一輸入信號耦合至所述第二電容且所述第二輸入信號耦合至所述第一電容。放大在所述差動(dòng)放大器的所述第一和第二輸入信號之間的差異。產(chǎn)生第一邏輯輸出以反應(yīng)指示所述第一輸入信號具有高于第二輸入信號的電壓的所述放大差異，以及產(chǎn)生第二邏輯輸出以反應(yīng)指示所述第一輸入信號具有低于第二輸入信號的電壓的所述放大差異。


所揭露技術(shù)主題此后將參考附式來描述，其中相同的參考編號是指相同的元件，且圖IA為依據(jù)本技術(shù)主題一說明實(shí)施例的比較器的電路圖，這理所述比較器是在第一邏輯狀態(tài)；圖IB為圖IA所述比較器在第二邏輯狀態(tài)的電路圖；圖2為用在所述圖I的比較器的通道閘的電路圖；且圖3為說明所述比較器的操作的時(shí)序圖。盡管所揭露技術(shù)主題是容易做成各種各樣修改和其它替代，但是于此仍以附圖為例顯示所揭露技術(shù)主題的特定具體實(shí)施例及詳細(xì)地描述。然而，應(yīng)該理解，本文所描述的特定具體實(shí)施例并非用以限制所揭露技術(shù)主題于此所揭露的特別形式，反而是，本發(fā)明是要涵蓋落入依照附上的權(quán)利要求所界定的本發(fā)明精神及范疇內(nèi)的所有修改、等價(jià)及替代。
具體實(shí)施例方式下面將描述一個(gè)或多個(gè)所揭露技術(shù)主題的具體實(shí)施例。具體地目的為所述實(shí)施例和所包含的說明于此不限制所揭露技術(shù)主題，但包含來自下列權(quán)利要求范圍內(nèi)的實(shí)施例部分和不同實(shí)施例元件的那些實(shí)施例的修改形式。應(yīng)當(dāng)明白的，在開發(fā)任一此類的實(shí)際具體實(shí)施例時(shí)，如在任何工程或設(shè)計(jì)計(jì)劃，必須做許多實(shí)施-具體決策以達(dá)到開發(fā)人員的特定目標(biāo)，例如遵守與系統(tǒng)相關(guān)及與商務(wù)相關(guān)的限制，這些都會隨著每一個(gè)具體實(shí)作而有所不同。而且，應(yīng)當(dāng)明白的，類開發(fā)即復(fù)雜又花時(shí)間，決不是本領(lǐng)域一般技術(shù)人員在閱讀本揭示內(nèi)容后即可實(shí)作的例行工作。在本申請沒有對所述揭露技術(shù)主題是認(rèn)為關(guān)鍵或必要，除非明確指示為“關(guān)鍵”或“必要”。此時(shí)以參照附圖來描述本發(fā)明。示意地圖示于附圖的各種結(jié)構(gòu)、系統(tǒng)及裝置僅供解釋以及避免本領(lǐng)域技術(shù)人員所習(xí)知的細(xì)節(jié)混淆本發(fā)明。盡管如此，仍納入附圖用來描述及解釋本揭示內(nèi)容的示范實(shí)施例。應(yīng)使用與相關(guān)領(lǐng)域技術(shù)人員所熟悉的意思一致的方式理解及解釋用于本文的字匯及片語。本文沒有特別定義的術(shù)語或片語(亦即，與本領(lǐng)域技術(shù)人員所理解的普通慣用意思不同定義)是想要用術(shù)語或片語的一致用法來暗示。在這個(gè)意義上，希望術(shù)語或片語具有特定的意思時(shí)(亦即，不同于本領(lǐng)域技術(shù)人員所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用于該術(shù)語或片語的特定定義?，F(xiàn)在參照附圖，其中，相同的參考號碼于幾個(gè)視圖中是對應(yīng)類似組件，且具體地，參照圖1A，在上下文中所揭露技術(shù)主題是描述比較器10。所述比較器包含輸入級15、第一差動(dòng)放大器級20、第二差動(dòng)放大器級30、第三差動(dòng)放大器級40、輸出級50、及時(shí)鐘產(chǎn)生器60。所述輸入級15包含通道閘16A、16B，分別地耦合以接收輸入信號(VIN)和參考信號(VREF)，及選擇性地路由所述輸入信號或所述參考信號至輸入級電容18A。耦合通道閘17AU7B以選擇性地路由所述輸入信號或所述參考信號至輸入級電容18B。所述第一差動(dòng)放大器級20包含分別地耦合至所述電容18A、18B，及分別地耦合至 輸入端21A、21B的通道閘22AJ3AOP型上拉晶體管24A、24B分別地耦合至所述通道閘22A、23A，且N型下拉晶體管25A、25B分別地耦合至所述電容18A、18B。所述上拉晶體管24A、24B的源極耦合至高參考電壓VDD，且所述下拉晶體25A、25B的源極經(jīng)下拉電阻26耦合至低參考電壓VSS。所述第一差動(dòng)放大器級20的所述輸出端27A、27B分別地提供至中間級電容80A、80B。所述中間級電容80A、80B是提供輸入至所述第二差動(dòng)放大器級30。所述第二差動(dòng)放大器級30本質(zhì)上具有如所述第一差動(dòng)放大器20的相同構(gòu)造。第二差動(dòng)放大器級30包含分別地耦合至所述電容80A、80B，及分別地耦合至輸入端31A、31B的通道閘32A、33A。P型上拉晶體管34A、34B分別地耦合至所述通道閘32A、33A，且N型下拉晶體管35A、35B分別地耦合至所述電容80A、80B。所述上拉晶體管34A、34B的源極耦合至VDD，且所述下拉晶體管35A、35B的源極經(jīng)下拉電阻36耦合至VSS。提供所述第二差動(dòng)放大器級30的所述輸出端37A、37B至所述第三差動(dòng)放大器級30的所述輸入端41A、41B。所述第三差動(dòng)放大器級40包含P型上拉晶體管44A、44B和N型下拉晶體管45A、45B。所述N型下拉晶體管45A、45B耦合至所述第二差動(dòng)放大器級30的輸出。所述上拉晶體管44A、44B的源極耦合至VDD，且所述下拉晶體管45A、45B的源極經(jīng)下拉電阻46耦合至VSS0提供所述第三差動(dòng)放大器級40的輸出端47A至所述輸出級50。所述第三差動(dòng)放大器級40的所述其它輸出端47B則離開為未連接。所述輸出級50包含連接至所述輸出端47A的取樣鎖存器52。經(jīng)由反相器54、56傳送所述取樣鎖存器52的輸出，從而提供的數(shù)字輸出信號，0UT，以指示所述輸入信號是否高于所述參考信號(邏輯“I”)或所述輸入信號是低于所述參考信號(邏輯“O”)。所述時(shí)鐘產(chǎn)生器60包含耦合以接收致能信號，EN，及耦合至外部時(shí)鐘信號，CLK的AND閘61。由所述AND閘61的輸出定時(shí)數(shù)據(jù)正反器62。所述時(shí)鐘信號由反相器65來反相，且當(dāng)所述時(shí)鐘輸入至第二數(shù)據(jù)正反器63時(shí)接收所述反相的時(shí)鐘信號。提供所述數(shù)據(jù)正反器62的輸出至反相器64且然后反饋至所述數(shù)據(jù)正反器62的輸入，從而引起所述數(shù)據(jù)正反器62的輸出以轉(zhuǎn)換于每個(gè)時(shí)鐘周期的所述下降邊緣。這樣，所述數(shù)據(jù)正反器62擔(dān)任產(chǎn)生輸出時(shí)鐘信號的時(shí)鐘分頻器，如此的輸出時(shí)鐘為所述輸入時(shí)鐘信號(CLK/2)頻率的一半。所述第二數(shù)據(jù)正反器63的輸出也由反相器66反相并反饋其至輸入。因?yàn)樘峁┲了鰯?shù)據(jù)正反器63的所述時(shí)鐘信號是反相的，其在所述CLK信號的所述上升邊緣轉(zhuǎn)換。這樣，所述反相器66的輸出定義為取樣時(shí)鐘信號，CLKS,代表所述輸入時(shí)鐘信號除以
2(CLK/2)而由一半時(shí)鐘周期所延遲。使用所述反相器64的輸出以產(chǎn)生時(shí)鐘信號，CLKI和CLKIB,用于控制所述通道閘16A、16B、17A、17B、22A、23A、32A、33A。提供所述反相器64的輸出至反相器67、68、69的第一網(wǎng)絡(luò)，以延遲所述時(shí)鐘信號和產(chǎn)生所述CLKI信號。也提供所述反相器64的輸出至反相器70、71、72、73的第二網(wǎng)絡(luò)以延遲所述時(shí)鐘信號和產(chǎn)生所述CLKIB信號。提供橫跨-耦合反相器74、74以補(bǔ)償在所述CLKI-路徑(2反相器)和所述CLKIB-路徑(3反相器)之間的延遲差異。由于在交換期間的正反饋，所述橫跨-耦合反相器74、75具相對地快速交換習(xí)性，從而支持所述CLKIB-路徑的交換。這種布置提供所述CKLKI的所述邊緣和CLKIB的所述對應(yīng)邊緣更對稱的形狀。 現(xiàn)在轉(zhuǎn)看圖2，提供示范的通道閘200A、200B的電路圖。所述通道閘200A包含由所述CLKI信號所控制的N型晶體管210A以及由所述CLKIB信號所控制的P型晶體管220A。因此，當(dāng)所述CLKI信號為高且所述CLKIB信號為低時(shí)，關(guān)閉所述通道閘200A。所述通道閘200B包含由所述CLKIB信號所控制的N型晶體管210B以及由所述CLKI信號所控制的P型晶體管220B。因此，當(dāng)所述CLKI信號為高且所述CLKIB信號為低時(shí)，打開所述通道閘200B。這樣，所述通道閘200A、200B操作于互補(bǔ)邏輯狀態(tài)。于圖IA中所示的比較器10，所述通道閘16A、17A、22A、23A、32A、33A具有如所述通道閘200A的相同邏輯方向，且所述通道閘16B、17B具有如所述通道閘200B的相同邏輯方向。返回到圖1A，是說明所述通道閘16A、16B、17A、17B、22A、23A、32A、33A在對應(yīng)CLKI=高(High)和CLKIB=低(Low)的邏輯狀態(tài)，其代表所述比較器10的偏移消除相位。關(guān)閉所述“A”通道閘，并打開所述“B”通道閘。在這樣相位中，通過連接所述差動(dòng)放大器級20的所述輸出端27A、27B至所述輸入端21A、21B，所述通道閘22A、23A、32A、33A保持所述第一和第二差動(dòng)放大器級20、30處于VDD/2的工作點(diǎn)。所述通道閘16A路由所述輸入信號，VIN，至所述電容18A，且所述通道閘17A路由所述參考信號，VREF，至所述電容18B。因此，所述輸入電壓差異(VIN-VREF)和所述第一差動(dòng)放大器級的所述位移電壓儲存在所述電容ISAUSB0所述電容18A儲存在所述輸入電壓和所述第一差動(dòng)放大器級20的所述閾電壓之間的差異，及所述電容18B儲存在所述參考電壓和所述第一差動(dòng)放大器級20的所述閾電壓之間的差異。所述第一差動(dòng)放大器級20的所述輸出電壓和第二差動(dòng)放大器級30的所述位移電壓儲存在所述電容80A、80B。所述第二差動(dòng)放大器級30以所述第一差動(dòng)放大器級20相同方式操作。圖IB 是說明所述通道閘 16A、16B、17A、17B、22A、23A、32A、33A 在對應(yīng) CLKI=低(Low)和CLKIB=高(High)的第二邏輯狀態(tài)，其代表所述比較器10的比較相位。打開所述“A”通道閘，并關(guān)閉所述“B”通道閘。隨著所述通道閘22A、23A、32A、33A打開，所述第一和第二差動(dòng)放大器級20、30操作如放大器。所述通道閘16B路由所述參考電壓，VREF，至所述電容18A，且所述通道閘17B路由所述輸入電壓，VIN，至所述電容18B，從而反轉(zhuǎn)了極性。由于極性反轉(zhuǎn)，至所述第一差動(dòng)放大器級20的所述輸入變?yōu)?VIN-VREF) - (VREF-VIN)=2(VIN-VREF)。儲存在所述電容18A、18B的所述輸入電壓是通過所有三個(gè)差動(dòng)放大器電壓級20、30,40來放大。所述取樣鎖存器52鎖存所述第三差動(dòng)放大器級40的所述輸出電壓。在說明的實(shí)施例中，所述第三差動(dòng)放大器級40是無位移消除的簡單差異放大器。因?yàn)樗龅谝缓偷诙顒?dòng)放大器級20、30提供充分地放大的輸出信號，可省略在所述第三差動(dòng)放大器級40的位移消除。雖然已說明差動(dòng)放大器級20、30、40，且僅所述第一和第二級20,30包含位移消除，可設(shè)想到，級的數(shù)目可改變，如同具有位移消除的級的數(shù)目。所述時(shí)鐘產(chǎn)生器60定義所述CLKI、CLKIB，和CLKS信號的相對時(shí)序以控制所述比較器10的相位。圖3為說明所述比較器10的操作的時(shí)序圖300。所述取樣時(shí)鐘，CLKS，代表所述輸入時(shí)鐘信號，CLK，除以2并延遲一半周期。所述時(shí)鐘信號，CLKI和CLKIB(沒顯示出)為所述輸入時(shí)鐘信號除以2、CLK/2的互補(bǔ)版本。所述CLKI和CLKIB信號的作用在所述取樣鎖存器52接收的所述信號是顯著的，如所示的SL信號。圖IA所說明的所述偏移消除相位，當(dāng)CLKI=高(High)和CLKIB=低(LOW)，所述第一和第二差動(dòng)放大器級20、30的輸出等化在VDD/2，如點(diǎn)310所表示。圖IB所說明的所述比較相位， 當(dāng)CLKI=低(LOW)和CLKIB=高(HIGH)，所述級聯(lián)的差動(dòng)放大器級20、30、40的輸出呈現(xiàn)所述輸入至所述取樣鎖存器52，如點(diǎn)320所表示。所述的取樣鎖存器52記錄在所述SCLK信號的上升邊緣上所述SL信號的數(shù)值。注意在點(diǎn)320的取樣以后，所述輸入信號，VIN，從所述參考電壓，VREF，之上轉(zhuǎn)變至所述參考電壓之下。在下一個(gè)比較相位期間，所述取樣鎖存器52檢測在點(diǎn)330的改變。于稍后時(shí)間，所述輸入信號再次轉(zhuǎn)變?yōu)楦?，且所述取樣鎖存器52檢測在點(diǎn)340的改變。于此描述的所述比較器10表現(xiàn)出增加的測量準(zhǔn)確度及對少于ImV的電壓差異是靈敏的。由于所述位移補(bǔ)償，所述測量準(zhǔn)確度是獨(dú)立于技術(shù)變動(dòng)。所述比較器10也表現(xiàn)出好的供給/接地噪聲抵抗力和在寬溫帶及供給電壓范圍的穩(wěn)固操作。以上所揭示的特定具體實(shí)施例均僅供圖解說明，因?yàn)楸绢I(lǐng)域技術(shù)人員在受益于本文的教導(dǎo)后顯然可以不同但等價(jià)的方式來修改及實(shí)施本發(fā)明。此外，除非在以下權(quán)利要求有提及，不希望限制于此所示的構(gòu)造或設(shè)計(jì)的細(xì)節(jié)。因此，顯然可變更或修改以上所揭示的特定具體實(shí)施例而所有此類變體都被認(rèn)為仍然是在所揭露技術(shù)主題的范圍和精神內(nèi)。因此，本文提出以下的權(quán)利要求尋求保護(hù)。
權(quán)利要求
1.一種比較器,包括 差動(dòng)放大器，具有第一和第二輸入端及第一和第二輸出端； 輸入級，可操作以接收第一和第二輸入信號，所述輸入級包括分別地耦合至所述第一和第二輸入端的第一和第二電容；以及 電路，可操作于 當(dāng)在偏移消除相位期間，所述第一和第二電容分別地耦合至所述第一和第二輸出端，選擇性地耦合所述第一輸入信號至所述第一電容及所述第二輸入信號至所述第二電容；及 當(dāng)在比較相位期間，所述第一和第二電容與第一和第二輸出端絕緣，選擇性地耦合所述第二輸入信號至所述第一電容及所述第一輸入信號至所述第二電容?！?br> 2.根據(jù)權(quán)利要求I所述的比較器，進(jìn)一步包括輸出級，耦合至所述第一或第二輸出端的至少一者且可操作以產(chǎn)生反應(yīng)所述第一輸入信號的電壓高于所述第二輸入信號的第一邏輯輸出以及反應(yīng)所述第一輸入信號的電壓低于第二輸入信號的第二邏輯輸出。
3.根據(jù)權(quán)利要求2所述的比較器，其特征在于所述輸出級包括鎖存器。
4.根據(jù)權(quán)利要求I所述的比較器，其特征在于所述電路包括 第一和第二交換器，由第一控制信號所控制以選擇性地耦合所述第一輸入信號至所述第一電容及所述第二輸入信號至所述第二電容；以及 第三和第四交換器，由第二控制信號所控制以選擇性地耦合所述第二輸入信號至所述第一電容及所述第一輸入信號至第二電容，其中，所述第二控制信號相對于所述第一控制信號是反相的。
5.根據(jù)權(quán)利要求4所述的比較器，其特征在于所述電路進(jìn)一步包括第五和第六交換器，由所述第一控制信號所控制以選擇性地耦合所述第一輸出端至所述第一電容及所述第二輸出端至所述第二電容。
6.根據(jù)權(quán)利要求5所述的比較器，進(jìn)一步包括時(shí)鐘產(chǎn)生器，可操作以產(chǎn)生所述第一和第二控制信號。
7.根據(jù)權(quán)利要求I所述的比較器，其特征在于所述差動(dòng)放大器包括第一級，包含所述第一和第二輸入端耦合至所述第一和第二電容及第一和第二中間輸出端，所述比較器進(jìn)一步包括第三和第四電容，分別地耦合至所述第一和第二中間輸出端，且所述差動(dòng)放大器進(jìn)一步包括第二級，具有第一和第二中間輸入端分別地耦合至所述第三和第四電容。
8.根據(jù)權(quán)利要求7所述的比較器，其特征在于所述第二級包括所述第一和第二輸出端，且所述比較器進(jìn)一步包括耦合至所述第一或第二輸出端的至少一者的輸出級且可操作以產(chǎn)生反應(yīng)所述第一輸入信號的電壓高于所述第二輸入信號的第一邏輯輸出以及反應(yīng)所述第一輸入信號的電壓低于第二輸入信號的第二邏輯輸出。
9.根據(jù)權(quán)利要求7所述的比較器，其特征在于第二級包括所述第一和第二輸出端，且所述電路包括 第一和第二交換器，由第一控制信號所控制以選擇性地分別地耦合所述第一輸入信號至所述第一電容及所述第二輸入信號至所述第二電容； 第三和第四交換器，由第二控制信號所控制以選擇性地分別地耦合所述第二輸入信號至所述第一電容及所述第一輸入信號至所述第二電容，其中，所述第二控制信號相對于所述第一控制信號是反相的；第五和第六交換器，由所述第一控制信號所控制以選擇性地分別地耦合所述第一中間輸出端至所述第一電容及所述第二中間輸出端至所述第二電容；以及 第七和第八交換器，由所述第一控制信號所控制以選擇性地分別地耦合所述輸出端至所述第三電容及所述第二輸出端至所述第四電容。
10.根據(jù)權(quán)利要求9所述的比較器，進(jìn)一步包括時(shí)鐘產(chǎn)生器，可操作以產(chǎn)生所述第一和第二控制信號。
11.根據(jù)權(quán)利要求7所述的比較器，其特征在于所述差動(dòng)放大器包括第三級，包括第一和第二第三級輸入端分別地耦合至所述中間輸出端，及包括所述第一和第二輸出端，且所述比較器進(jìn)一步包括輸出級，耦合至所述第一或第二輸出端的至少一者并可操作以產(chǎn)生反應(yīng)所述第一輸入信號的電壓高于第二輸入信號的第一邏輯輸出以及反應(yīng)所述第一輸入信號的電壓低于第二輸入信號的第二邏輯輸出。
12.根據(jù)權(quán)利要求I所述的比較器，其特征在于所述差動(dòng)放大器包括 第一和第二下拉晶體管，分別地耦合在所述第一和第二輸出端和低參考電壓端之間，且具有閘輸入耦合至所述第一和第二輸入端；以及 第一和第二上拉晶體管，分別地耦合在所述第一和第二輸出端和高參考電壓端之間，且具有閘輸入耦合至所述第二輸出端。
13.根據(jù)權(quán)利要求I所述的比較器，其特征在于所述差動(dòng)放大器包括多個(gè)級。
14.一種比較第一和第二輸入信號的方法，包括 耦合所述第一輸入信號至第一電容以及所述第二輸入信號至第二電容； 分別地耦合所述第一和第二電容至差動(dòng)放大器的第一和第二輸入端； 等化所述差動(dòng)放大器以儲存在所述第一電容上所述第一輸入信號的電壓和所述差動(dòng)放大器的閾電壓之間的差異以及儲存在所述第二電容上所述第二輸入信號的電壓和所述差動(dòng)放大器的閾電壓之間的差異； 在等化所述差動(dòng)放大器以后耦合所述第一輸入信號至所述第二電容和所述第二輸入信號至所述第一電容； 放大在所述差動(dòng)放大器中所述第一和第二輸入信號之間的差異；以及產(chǎn)生反應(yīng)指示所述第一輸入信號的電壓高于第二輸入信號的所述放大差異的第一邏輯輸出及反應(yīng)指示所述第一輸入信號的電壓低于第二輸入信號的所述放大差異的第二邏輯輸出的。
15.根據(jù)權(quán)利要求14所述的方法，其特征在于等化所述差動(dòng)放大器包括分別地耦合所述差動(dòng)放大器的所述第一和第二輸入端至所述差動(dòng)放大器的第一和第二輸出端。
16.根據(jù)權(quán)利要求14所述的方法，進(jìn)一步包括在放大所述差異之前，絕緣所述差動(dòng)放大器的所述第一和第二輸入端與所述差動(dòng)放大器的第一和第二輸出端。
17.根據(jù)權(quán)利要求14所述的方法，進(jìn)一步包括 使用第一控制信號來控制第一和第二交換器以選擇性地耦合所述第一輸入信號至所述第一電容及所述第二輸入信號至所述第二電容；以及 使用第二控制信號來控制第三和第四交換器以選擇性地耦合所述第二輸入信號至所述第一電容及所述第一輸入信號至所述第二電容，其中，所述第二控制信號相對于所述第一控制信號是反相的。
18.根據(jù)權(quán)利要求17所述的方法，其特征在于等化所述差動(dòng)放大器進(jìn)一步包括使用所述第一控制信號來控制第五和第六交換器以選擇性地耦合所述差動(dòng)放大器的第一輸出端至 所述第一電容及所述差動(dòng)放大器的第二輸出端至所述第二電容。
19.根據(jù)權(quán)利要求14所述的方法，其特征在于所述差動(dòng)放大器包含多個(gè)級，包含耦合至所述第一和第二輸入端的第一級，且所述方法進(jìn)一步包括 分別地耦合所述第一級的第一和第二中間輸出端至第三和第四電容； 分別地耦合所述第三和第四電容至所述差動(dòng)放大器的第二級的第一和第二中間輸入端; 同時(shí)地等化所述第一和第二級以儲存在所述第一電容上所述第一輸入信號的電壓和 所述第一級的閾電壓之間的差異，儲存在所述第二電容上所述第二輸入信號的電壓和所述第一級的所述閾電壓之間的差異，儲存在所述第三電容上所述第一輸入信號的電壓和所述第二級的閾電壓之間的差異，及儲存在所述第四電容上所述第二輸入信號的電壓和所述第二級的閾電壓之間的差異；以及 同時(shí)地放大在所述第一和第二級中的所述差異。
20.根據(jù)權(quán)利要求19所述的方法，其特征在于所述差動(dòng)放大器包含耦合至所述第二級的第三級，以及所述方法進(jìn)一步包括同時(shí)地放大在所述第一、第二、和第三級中的所述差巳
全文摘要
本發(fā)明涉及一種差動(dòng)比較器，比較器包含具第一和第二輸入端及第一和第二輸出端的差動(dòng)放大器。輸入級是可操作以接收第一和第二輸入信號。所述輸入級包含分別地耦合至所述第一和第二輸入端的第一和第二電容。電路是可操作的，當(dāng)在偏移消除相位期間，分別地耦合所述第一和第二電容至所述第一和第二輸出端，以選擇性地耦合所述第一輸入信號至所述第一電容及所述第二輸入信號至所述第二電容，以及當(dāng)在比較相位期間，絕緣所述第一和第二電容與所述第一和第二輸出端，以選擇性地耦合所述第二輸入信號至所述第一電容及所述第一輸入信號至所述第二電容。
文檔編號H03K5/22GK102857199SQ20121022507
公開日2013年1月2日 申請日期2012年6月29日 優(yōu)先權(quán)日2011年6月29日
發(fā)明者J·保德塔 申請人:格羅方德半導(dǎo)體公司