專利名稱：運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及脈沖信號(hào)測(cè)試技木，尤其涉及一種運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置。
背景技術(shù)：
運(yùn)載火箭慣性平臺(tái)輸出的火箭姿態(tài)信號(hào)通常為脈沖信號(hào)，對(duì)于這種脈沖信號(hào)需要進(jìn)行計(jì)數(shù)采集以便于分析跟蹤火箭姿態(tài)。目前對(duì)于火箭慣性平臺(tái)的脈沖信號(hào)的采集，常采用通用的計(jì)數(shù)板卡，例如凌華科技有限公司的cPCI-8554多功能計(jì)數(shù)/定時(shí)器卡，NI公司的PXI-6602、PXI-6608、PXI-6624卡，阿爾泰科技發(fā)展有限公司的CPI-2390光隔離計(jì)數(shù)器卡等。上述各類計(jì)數(shù)器卡的基本原理相同即通過(guò)軟件設(shè)置，設(shè)定計(jì)算機(jī)讀取數(shù)據(jù)的時(shí)間間隔，時(shí)間間隔的計(jì)算由計(jì)數(shù)器板上的定時(shí)器完成，定時(shí)器通過(guò)對(duì)板上晶振發(fā)出的周期信號(hào) 進(jìn)行計(jì)數(shù)完成定時(shí)功能，當(dāng)定時(shí)器計(jì)時(shí)到預(yù)定時(shí)間間隔時(shí)向計(jì)算機(jī)發(fā)送中斷請(qǐng)求，計(jì)算機(jī)接到該請(qǐng)求后，以掃描的方式逐個(gè)讀取各個(gè)獨(dú)立計(jì)數(shù)器的計(jì)數(shù)值，但此時(shí)計(jì)數(shù)器仍在計(jì)數(shù)狀態(tài)，由于他們無(wú)計(jì)數(shù)值鎖存功能，計(jì)數(shù)數(shù)據(jù)將出現(xiàn)一定的系統(tǒng)誤差，即實(shí)時(shí)性較差。此外，現(xiàn)有計(jì)數(shù)器卡的通道數(shù)較少無(wú)法滿足更多通道的測(cè)試要求，當(dāng)需要進(jìn)行更多通道測(cè)試時(shí)，現(xiàn)有計(jì)數(shù)器卡大都通過(guò)多卡協(xié)同的方式擴(kuò)展其測(cè)試通道個(gè)數(shù)。然而，這種方法一方面導(dǎo)致了測(cè)試系統(tǒng)體積的増加，不符合航天系統(tǒng)測(cè)試設(shè)備小型化的要求。另ー方面，由于各計(jì)數(shù)器卡均自帶用以產(chǎn)生時(shí)鐘信號(hào)的晶振，但由于固有原因，各晶振的頻率均有所不同，為了使各個(gè)協(xié)同計(jì)數(shù)器卡同步工作，必須通過(guò)軟件設(shè)置和硬件連線，將ー塊卡上的晶振作為時(shí)間基準(zhǔn)，并將該時(shí)間基準(zhǔn)引出至其他各卡的外部時(shí)鐘通道。此外，通過(guò)這種方式的通道擴(kuò)展，相當(dāng)于ー塊計(jì)數(shù)器卡增加了更多通道，因此在計(jì)算機(jī)逐個(gè)讀取各通道計(jì)數(shù)值吋，所需要的時(shí)間更多，因此系統(tǒng)誤差將會(huì)進(jìn)ー步増大。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供ー種擴(kuò)展性好且在擴(kuò)展通道的同時(shí)不降低實(shí)時(shí)性的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置。為達(dá)到上述目的，本發(fā)明提供了一種運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置，包括帶有擴(kuò)展插槽的脈沖隔離調(diào)理板，其上設(shè)置有多路脈沖隔離調(diào)理電路，用于將對(duì)應(yīng)輸入的脈沖信號(hào)進(jìn)行電氣隔離，然后調(diào)理轉(zhuǎn)換成O 5V的數(shù)字邏輯電平；FPGA,其內(nèi)設(shè)置的各個(gè)計(jì)數(shù)器用于將對(duì)應(yīng)輸入通道的數(shù)字邏輯電平進(jìn)行獨(dú)立計(jì)數(shù)，并在設(shè)定的時(shí)間間隔將自身計(jì)數(shù)數(shù)據(jù)同時(shí)鎖存到與輸入通道對(duì)應(yīng)的鎖存器內(nèi)；PCI總線控制器，與所述FPGA采用握手模式通訊，通過(guò)所述FPGA的數(shù)據(jù)總線將各個(gè)所述鎖存器當(dāng)前存儲(chǔ)的數(shù)據(jù)并行讀入自身FIFO ；上位機(jī)，按照cPCI總線協(xié)議的方式從所述PCI總線控制器的FIFO中獲取數(shù)據(jù)。本發(fā)明的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置中，F(xiàn)PGA內(nèi)設(shè)置的各個(gè)計(jì)數(shù)器將對(duì)應(yīng)輸入通道的數(shù)字邏輯電平進(jìn)行獨(dú)立計(jì)數(shù)，并在設(shè)定的時(shí)間間隔將自身計(jì)數(shù)數(shù)據(jù)同時(shí)鎖存到與輸入通道對(duì)應(yīng)的鎖存器內(nèi)，PCI總線控制器則與FPGA采用握手模式通訊，通過(guò)FPGA的數(shù)據(jù)總線將各個(gè)鎖存器當(dāng)前存儲(chǔ)的數(shù)據(jù)并行讀入自身FIFO。因此，保證了各通道的所有計(jì)數(shù)數(shù)據(jù)均為設(shè)定的同一時(shí)刻的計(jì)數(shù)值，從而避免了現(xiàn)有技術(shù)中在依次讀取計(jì)數(shù)器結(jié)果過(guò)程中產(chǎn)生的實(shí)時(shí)性誤差。此外，本發(fā)明的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置可以完成多路脈沖計(jì)數(shù)信號(hào)的測(cè)量，由于設(shè)有相應(yīng)擴(kuò)展插槽，當(dāng)需要擴(kuò)展測(cè)試通道時(shí)，可以將超出的脈沖信號(hào)接入擴(kuò)展脈沖信號(hào)隔離調(diào)理板，然后直接接于原脈沖隔離調(diào)理板的擴(kuò)展插槽上即可完成，從而避免了現(xiàn)有技術(shù)中在進(jìn)行測(cè)量通道擴(kuò)展時(shí)所必須面對(duì)的多卡協(xié)同時(shí)鐘難以統(tǒng)一和實(shí)時(shí)性進(jìn)ー步變差的問(wèn)題，即在擴(kuò)展通道的同時(shí)不降低實(shí)時(shí)性。


圖I為本發(fā)明的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置的結(jié)構(gòu)示意圖；圖2為本發(fā)明的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置中一路脈沖隔離調(diào)理電路的電路原理圖；圖3為本發(fā)明的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置的在握手模式下的數(shù)據(jù)讀取時(shí)序圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
進(jìn)行詳細(xì)描述參考圖I所示，本實(shí)施例的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置包括帶有擴(kuò)展插槽的脈沖隔離調(diào)理板、型號(hào)為A3P 600的FPGA、型號(hào)為PLX9054的PCI總線控制器和上位機(jī)等。其中，帶有擴(kuò)展插槽的脈沖隔離調(diào)理板上設(shè)置有32路獨(dú)立的脈沖隔離調(diào)理電路，各路脈沖隔離調(diào)理電路用于將對(duì)應(yīng)輸入的脈沖信號(hào)進(jìn)行電氣隔離，然后調(diào)理轉(zhuǎn)換成O 5V的數(shù)字邏輯電平；FPGA內(nèi)設(shè)置的各個(gè)計(jì)數(shù)器用于將對(duì)應(yīng)輸入通道的數(shù)字邏輯電平進(jìn)行獨(dú)立計(jì)數(shù)，并在設(shè)定的時(shí)間間隔(例如40ms，具體可根據(jù)需要調(diào)整)將自身計(jì)數(shù)數(shù)據(jù)同時(shí)鎖存到與輸入通道對(duì)應(yīng)的鎖存器內(nèi)等待被讀取，計(jì)數(shù)采集和鎖存功能的實(shí)現(xiàn)可由燒制于該FPGA中的VHDL程序設(shè)計(jì)完成；PCI總線控制器與FPGA采用握手模式通訊，通過(guò)FPGA的數(shù)據(jù)總線將各個(gè)鎖存器當(dāng)前存儲(chǔ)的數(shù)據(jù)并行讀入自身FIFO ;上位機(jī)按照cPCI總線協(xié)議的方式從PCI總線控制器的FIFO中獲取數(shù)據(jù)。其中，數(shù)據(jù)由PCI總線控制器從FPGA讀取的過(guò)程中，可以通過(guò)VHDL程序設(shè)置握手模式。在握手模式下，可以較好的保證測(cè)試數(shù)據(jù)在讀取過(guò)程中的數(shù)據(jù)完整性。結(jié)合圖3所示，F(xiàn)PGA中的計(jì)數(shù)采集部分(即計(jì)數(shù)器和鎖存器)完成計(jì)數(shù)值鎖存后，按照數(shù)據(jù)所對(duì)應(yīng)的測(cè)試通道，將數(shù)據(jù)的通道地址信息和計(jì)數(shù)值放置在數(shù)據(jù)總線上完成數(shù)據(jù)準(zhǔn)備，然后向PCI總線控制器發(fā)送數(shù)據(jù)讀取請(qǐng)求信號(hào)Req，當(dāng)PCI總線控制器接收到FPGA發(fā)送的Req=I后，開(kāi)始自數(shù)據(jù)總線讀取數(shù)據(jù)到自身FIFO中，數(shù)據(jù)讀取后，向FPGA發(fā)送握手信號(hào)Ack=l，F(xiàn)PGA接到握手信號(hào)后，將Req復(fù)位，PCI總線控制器檢測(cè)到Req=O信號(hào)后，將握手信號(hào)復(fù)位，準(zhǔn)備開(kāi)始下ー個(gè)通道計(jì)數(shù)數(shù)據(jù)的讀取，當(dāng)所有32個(gè)通道的數(shù)據(jù)讀取過(guò)程結(jié)束后，數(shù)據(jù)總線置高阻狀 態(tài)，地址置為首地址0000，等待進(jìn)行下ー個(gè)40ms計(jì)數(shù)數(shù)據(jù)的讀取過(guò)程。由此可見(jiàn)，本實(shí)施例的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置可以保證各通道的所有計(jì)數(shù)數(shù)據(jù)均為設(shè)定的同一時(shí)刻的計(jì)數(shù)值，從而避免了現(xiàn)有技術(shù)中在依次讀取計(jì)數(shù)器結(jié)果過(guò)程中產(chǎn)生的實(shí)時(shí)性誤差。此外，本實(shí)施例可以完成32路脈沖計(jì)數(shù)信號(hào)的高可靠測(cè)量，由于設(shè)有相應(yīng)擴(kuò)展插槽，最多可擴(kuò)展至96路。當(dāng)測(cè)試通道大于32路時(shí)，可以將超出的脈沖信號(hào)接入擴(kuò)展脈沖信號(hào)隔離調(diào)理板，然后直接接于本實(shí)施例的脈沖隔離調(diào)理板的擴(kuò)展插槽上即可完成，從而避免了現(xiàn)有技術(shù)中在進(jìn)行測(cè)量通道擴(kuò)展時(shí)所必須面對(duì)的多卡協(xié)同時(shí)鐘難以統(tǒng)ー和實(shí)時(shí)性進(jìn)ー步變差的問(wèn)題，可以方便地實(shí)現(xiàn)通道擴(kuò)展。參考圖2所示，每路脈沖隔離調(diào)理電路包括型號(hào)為TLP114A的光耦、電容Cl、ニ極管D1、電阻R1、電阻R2和反相器，光耦的第I引腳通過(guò)電阻Rl作為正極輸入端，光耦的第3引腳作為負(fù)極輸入端，電容Cl和ニ極管Dl并接于光耦的第I引腳和第3引腳之間，且ニ極管Dl的輸入端和輸出端分別對(duì)應(yīng)與光耦的第3引腳和第I引腳相連，光耦的第6引腳接+5V且通過(guò)電阻R2與其第5引腳連接在一起與反相器的輸入端相連，反相器的輸出端作為信號(hào)輸出端，光耦的第4引腳接地。當(dāng)輸入為高電平時(shí)，光耦內(nèi)部的光敏三極管導(dǎo)通，其引腳5輸出低電平，當(dāng)輸入為低電平時(shí)，光耦內(nèi)部的光敏三極管截止，其引腳5因?yàn)殡娮鑂2的上拉作用輸出高電平。引腳5輸出的信號(hào)經(jīng)反相后可與輸入信號(hào)同相，并使脈沖信號(hào)的邊 緣變得整齊，便于計(jì)數(shù)器識(shí)別。此外，在使用過(guò)程中，可能會(huì)發(fā)生PCI總線控制器由于某種原因無(wú)法在設(shè)計(jì)時(shí)間內(nèi)讀取數(shù)據(jù)的情況，此時(shí)PCI總線控制器將無(wú)法向FPGA發(fā)送正常的握手信號(hào)，致使FPGA的讀取請(qǐng)求信號(hào)Req無(wú)法復(fù)位，從而不能向上位機(jī)持續(xù)地提供有效計(jì)數(shù)信號(hào)，導(dǎo)致測(cè)試失敗。為了保證在使用過(guò)程中的可靠性，本實(shí)施例在VHDL程序設(shè)計(jì)中對(duì)工作過(guò)程中可能出現(xiàn)的上述異常情況進(jìn)行了處理當(dāng)讀操作發(fā)生異常吋，由FPGA向其數(shù)據(jù)輸出模塊發(fā)出數(shù)據(jù)讀取超時(shí)指令，將數(shù)據(jù)讀取地址強(qiáng)制置零，并開(kāi)始重新進(jìn)行數(shù)據(jù)讀操作。具體的設(shè)計(jì)方法為在FPGA內(nèi)部生成一個(gè)計(jì)時(shí)器，用于FPGA與PCI總線控制器通訊時(shí)進(jìn)行傳輸異常處理，計(jì)時(shí)周期設(shè)定為ー個(gè)固定的“正常讀取周期”。由于在正常的數(shù)據(jù)讀取過(guò)程中，從開(kāi)始進(jìn)入數(shù)據(jù)讀取進(jìn)程到將某ー指定地址單元的數(shù)據(jù)讀取，需要的時(shí)間為5個(gè)時(shí)鐘周期，讀完全部32個(gè)地址的時(shí)間為160個(gè)時(shí)鐘周期。設(shè)計(jì)中考慮到數(shù)據(jù)接收時(shí)間的不確定性，適當(dāng)放寬讀數(shù)時(shí)間，將“正常讀取周期”的最長(zhǎng)允許時(shí)間設(shè)置為640個(gè)時(shí)鐘周期。計(jì)時(shí)器在每次讀數(shù)操作開(kāi)始時(shí)啟動(dòng)，若數(shù)據(jù)讀取進(jìn)程能夠在“正常讀取周期”內(nèi)完成，則視為正常エ作。當(dāng)數(shù)據(jù)讀取進(jìn)程的工作時(shí)間超過(guò)“正常讀取周期”吋，則視為異常情況出現(xiàn)，此時(shí)，需使數(shù)據(jù)讀取進(jìn)程放棄當(dāng)前的讀數(shù)操作，并將讀取數(shù)據(jù)地址強(qiáng)制置為初始地址00000，重新開(kāi)始進(jìn)行讀數(shù)據(jù)操作。中止傳輸只影響本次上傳數(shù)據(jù)，不影響計(jì)數(shù)器累計(jì)數(shù)據(jù)，在新一輪數(shù)據(jù)接收時(shí)即可獲得正確數(shù)據(jù)。由于異常情況處理過(guò)程的加入，當(dāng)異常情況發(fā)生時(shí)，輸出到數(shù)據(jù)總線的數(shù)據(jù)順序?qū)?huì)發(fā)生改變，為了保證上位機(jī)在數(shù)據(jù)處理過(guò)程中能夠?qū)?lái)自不同輸入端ロ的數(shù)據(jù)進(jìn)行區(qū)分，程序設(shè)計(jì)中將數(shù)據(jù)讀取操作時(shí)的地址信息也同時(shí)放到了數(shù)據(jù)總線上，即DataBus<=aadr&s_ram(aadr)。以上的實(shí)施例僅僅是對(duì)本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行描述，并非對(duì)本發(fā)明的范圍進(jìn)行限定，在不脫離本發(fā)明設(shè)計(jì)精神的前提下，本領(lǐng)域普通工程技術(shù)人員對(duì)本發(fā)明的技術(shù)方案作出的各種變形和改進(jìn)，均應(yīng)落入本發(fā)明的權(quán)利要求書確定的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置，其特征在于，包括 帶有擴(kuò)展插槽的脈沖隔離調(diào)理板，其上設(shè)置有多路脈沖隔離調(diào)理電路，用于將對(duì)應(yīng)輸入的脈沖信號(hào)進(jìn)行電氣隔離，然后調(diào)理轉(zhuǎn)換成O 5V的數(shù)字邏輯電平； FPGA，其內(nèi)設(shè)置的各個(gè)計(jì)數(shù)器用于將對(duì)應(yīng)輸入通道的數(shù)字邏輯電平進(jìn)行獨(dú)立計(jì)數(shù)，并在設(shè)定的時(shí)間間隔將自身計(jì)數(shù)數(shù)據(jù)同時(shí)鎖存到與輸入通道對(duì)應(yīng)的鎖存器內(nèi)； PCI總線控制器，與所述FPGA采用握手模式通訊，通過(guò)所述FPGA的數(shù)據(jù)總線將各個(gè)所述鎖存器當(dāng)前存儲(chǔ)的數(shù)據(jù)并行讀入自身FIFO ； 上位機(jī)，按照cPCI總線協(xié)議的方式從所述PCI總線控制器的FIFO中獲取數(shù)據(jù)。
2.根據(jù)權(quán)利要求I所述的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置，其特征在于，每路脈沖隔離調(diào)理電路包括型號(hào)為TLP114A的光耦、電容Cl、ニ極管D1、電阻R1、電阻R2和反相器，光耦的第I引腳通過(guò)電阻Rl作為正極輸入端，光耦的第3引腳作為負(fù)極輸入端，電容Cl和ニ極管Dl并接于光耦的第I引腳和第3引腳之間，且ニ極管Dl的輸入端和輸出端分別對(duì)應(yīng)與光耦的第3引腳和第I引腳相連，光耦的第6引腳接+5V且通過(guò)電阻R2與其第5引腳連接在一起與反相器的輸入端相連，反相器的輸出端作為信號(hào)輸出端，光I禹的第4引腳接地。
3.根據(jù)權(quán)利要求I所述的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置，其特征在于，所述FPGA的型號(hào)為A3P 600，所述PCI總線控制器的型號(hào)為PLX9054。
4.根據(jù)權(quán)利要求I所述的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置，其特征在于，所述設(shè)定的時(shí)間間隔為40ms。
5.根據(jù)權(quán)利要求I所述的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置，其特征在于，所述FPGA內(nèi)部生成有一個(gè)計(jì)時(shí)器，用于所述FPGA與所述PCI總線控制器通訊時(shí)進(jìn)行傳輸異常處理，其計(jì)時(shí)周期設(shè)定為ー個(gè)固定的正常讀取周期，當(dāng)數(shù)據(jù)讀取進(jìn)程的工作時(shí)間超過(guò)所述正常讀取周期吋，由所述FPGA向其數(shù)據(jù)輸出模塊發(fā)出數(shù)據(jù)讀取超時(shí)指令，將數(shù)據(jù)讀取地址強(qiáng)制置零，并開(kāi)始重新進(jìn)行數(shù)據(jù)讀操作。
全文摘要
本發(fā)明公開(kāi)了一種運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置，包括帶有擴(kuò)展插槽的脈沖隔離調(diào)理板，其上設(shè)置有多路脈沖隔離調(diào)理電路，用于將對(duì)應(yīng)輸入的脈沖信號(hào)進(jìn)行電氣隔離，然后調(diào)理轉(zhuǎn)換成0～5V的數(shù)字邏輯電平；FPGA，其內(nèi)設(shè)置的各個(gè)計(jì)數(shù)器用于將對(duì)應(yīng)輸入通道的數(shù)字邏輯電平進(jìn)行獨(dú)立計(jì)數(shù)，并在設(shè)定的時(shí)間間隔將自身計(jì)數(shù)數(shù)據(jù)同時(shí)鎖存到與輸入通道對(duì)應(yīng)的鎖存器內(nèi)；PCI總線控制器，與FPGA采用握手模式通訊，通過(guò)FPGA的數(shù)據(jù)總線將各個(gè)鎖存器當(dāng)前存儲(chǔ)的數(shù)據(jù)并行讀入自身FIFO；上位機(jī)，按照cPCI總線協(xié)議的方式從PCI總線控制器的FIFO中獲取數(shù)據(jù)。本發(fā)明的運(yùn)載火箭慣性平臺(tái)的脈沖信號(hào)測(cè)試裝置具有很好的擴(kuò)展性和實(shí)時(shí)性。
文檔編號(hào)H03K5/19GK102694530SQ20121014736
公開(kāi)日2012年9月26日 申請(qǐng)日期2012年5月11日 優(yōu)先權(quán)日2012年5月11日
發(fā)明者姚靜波, 張宇, 李巖, 王 華, 程龍, 蔡遠(yuǎn)文, 解維奇, 辛朝軍 申請(qǐng)人:蔡遠(yuǎn)文