專利名稱：信號處理裝置、方法、serdes 和處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號處理技術(shù)領(lǐng)域，尤其涉及一種信號處理裝置、方法、SERDES和處理器。
背景技術(shù)：
隨著對信息流量需求的不斷增長，傳統(tǒng)并行接口技術(shù)成為進(jìn)一步提高數(shù)據(jù)傳輸速率的瓶頸。串行通信技術(shù)SERDES正在取代傳統(tǒng)并行總線而成為高速接口技術(shù)的主流。SERDES是英文SERializer (串行器)/Deserializer (解串器)的簡稱。它是一種時分多路復(fù)用(TDM)、點(diǎn)對點(diǎn)的通信技術(shù)，即在發(fā)送端多路低速并行信號被轉(zhuǎn)換成高速串 行信號，經(jīng)過傳輸媒體(光纜或銅線)，最后在接收端高速串行信號重新轉(zhuǎn)換成低速并行信號。這種點(diǎn)對點(diǎn)的串行通信技術(shù)充分利用傳輸媒體的信道容量，減少所需的傳輸信道和器件引腳數(shù)目，從而大大降低通信成本。SERDES技術(shù)最早應(yīng)用于廣域網(wǎng)(WAN)通信，現(xiàn)在SERDES技術(shù)同樣應(yīng)用于局域網(wǎng)(LAN)通信。隨著半導(dǎo)體技術(shù)的迅速發(fā)展，計(jì)算機(jī)的性能和應(yīng)用取得了長足進(jìn)步。可是，傳統(tǒng)并行總線技術(shù)——PCI卻跟不上處理器和存儲器的進(jìn)步而成為提高數(shù)據(jù)傳輸速率的瓶頸。為解決計(jì)算機(jī)IO瓶頸而提出新一代PCI標(biāo)準(zhǔn)PCI Express。PCI Express是一種基于SERDES的串行雙向通信技術(shù)，支持芯片與芯片和背板與背板之間的通信。國際互聯(lián)網(wǎng)絡(luò)和信息技術(shù)的興起促成了計(jì)算機(jī)和通信技術(shù)的交匯，而SERDES串行通信技術(shù)逐步取代傳統(tǒng)并行總線正是這一交匯的具體體現(xiàn)。基于SERDES的高速串行接口采用以下措施突破了傳統(tǒng)并行I/O接口的數(shù)據(jù)傳輸瓶頸一是采用差分信號傳輸代替單端信號傳輸，從而增強(qiáng)了抗噪聲、抗干擾能力；二是采用時鐘和數(shù)據(jù)恢復(fù)技術(shù)代替同時傳輸數(shù)據(jù)和時鐘，從而解決了限制數(shù)據(jù)傳輸速率的信號時鐘偏移問題。如圖I所示，一個典型SERDES收發(fā)機(jī)由發(fā)送通道和接收通道組成編碼器13、串行器14、發(fā)送器15以及時鐘產(chǎn)生電路11組成發(fā)送通道；接收器16、解串器17、解碼器18以及時鐘恢復(fù)電路12組成接收通道。編碼器13和解碼器18完成編碼和解碼功能，其中8B/10B、64B/66B和不規(guī)則編碼(scrambling)是最常用的編碼方案。發(fā)送器15和接收器16完成差分信號的發(fā)送和接收，其中LVDS和CML是最常用的兩種差分信號標(biāo)準(zhǔn)。串行器14和解串器17負(fù)責(zé)從并行到串行和從串行到并行的轉(zhuǎn)換。串行器需要時鐘產(chǎn)生電路11，時鐘發(fā)生電路通常由鎖相環(huán)(PLL)來實(shí)現(xiàn)。解串器17需要時鐘和數(shù)據(jù)恢復(fù)電路(CDR) 12，時鐘恢復(fù)電路12通常也由鎖相環(huán)來實(shí)現(xiàn)，但有多種實(shí)現(xiàn)形式如相位插植、過剩抽樣等。通常來說，時鐘發(fā)生電路和時鐘恢復(fù)電路是SERDES用于信號處理的必需組件?，F(xiàn)有技術(shù)中的SERDES —般成本比較高、體積比較大，在日常用的光纖傳輸線等設(shè)備中小型化比較困難
發(fā)明內(nèi)容
本發(fā)明要解決的一個技術(shù)問題是提供一種信號處理裝置和方法，具有成本低的優(yōu)勢。根據(jù)本發(fā)明的一個方面，提供一種信號處理裝置，包括時鐘發(fā)生器，用于產(chǎn)生時鐘信號；信號發(fā)送模塊，所述信號發(fā)送模塊包括與所述時鐘發(fā)生器相連的過采樣編碼器，用于接收W路并行輸入信號，對W路并行輸入信號進(jìn)行R倍過采樣編碼，輸出編碼后并行信號，其中，W、R為大于等于2的整數(shù)；與所述時鐘發(fā)生器相連的串行器，用于接收來自所述過采樣編碼器的所述編碼后的并行信號，將所述編碼后的并行信號轉(zhuǎn)換為串行信號；發(fā)送器，用于接收來自所述串行器的串行信號，輸出差分串行輸出信號；和/或信號接收模塊，所述信號接收模塊包括接收器，用于接收差分串行輸入信號，輸出串行輸入信號；與所述時鐘發(fā)生器相連的解串器，用于對來自所述接收器的串行輸入信號進(jìn)行解串獲得并行信號；與所述時鐘發(fā)生器相連的解碼合成器，用于對來自所述解串器的并行信號進(jìn)行解碼和R倍合成以獲得W路并行輸入信號，其中，W、R為大于等于2的整數(shù)?？蛇x地，時鐘發(fā)生器具有NXWXR的時鐘頻率，其中，N為W路并行輸入信號的數(shù) 據(jù)速率?？蛇x地，過采樣編碼器包括過采樣單元，用于接收W路并行輸入信號，對W路并行輸入信號進(jìn)行R倍過采樣，輸出過采樣的RXW路并行信號；編碼單元，用于接收來自所述過采樣單元的RXW路并行信號，將所述RXW路并行信號編碼后輸出?？蛇x地，解碼合成器包括解碼單元，用于接收來自所述解串器的并行信號，對來自所述解串器的并行信號進(jìn)行解碼，獲得解碼后的RXW路并行信號；合成單元，用于接收來自所述解碼單元的RXW路并行信號進(jìn)行R倍合成以獲得W路并行輸入信號?？蛇x地，過采樣編碼器包括單端輸入緩沖區(qū)，用于緩存所述W路并行輸入信號；并行輸入寄存器，用于同步并接收所述單端輸入緩沖區(qū)的W個比特；過采樣器，用于對所述并行輸入寄存器的W個比特進(jìn)行R倍過采樣，輸出WXR比特并行信號；編碼器，用于對所述過采樣器輸出的WXR比特并行信號進(jìn)行編碼，輸出編碼后的并行信號。可選地，解碼合成器包括解碼器，用于接收來自解串器的并行信號并進(jìn)行解碼，輸出解碼后的WXR比特并行信號；采樣合成器，用于接收所述解碼器輸出的WXR比特并行信號，進(jìn)行合成輸出W比特并行信號；并行輸出寄存器，用于接收所述采樣合成器輸出的W比特并行信號，同步輸出所述W比特并行信號；W個單端輸出緩沖區(qū)，用于緩存所述并行輸出寄存器輸出的W比特并行信號?？蛇x地，并行輸入信號為速率為kHz的低速信號；和/或所述3彡R彡10 ;和/或所述編碼后并行信號不包含時鐘信號。根據(jù)本發(fā)明的另一方面，提供一種微處理器，包括上述信號處理裝置。根據(jù)本發(fā)明的另一方面，提供一種SERDES，包括上述信號處理裝置。根據(jù)本發(fā)明的又一方面，提供一種信號處理方法，包括接收W路并行輸入信號，W為大于等于2的整數(shù)；對W路并行輸入信號進(jìn)行R倍過采樣編碼，輸出編碼后并行信號，其中R為大于等于2的整數(shù)；將編碼后的并行信號轉(zhuǎn)換為串行信號；根據(jù)串行信號輸出差分串行輸出信號；和/或根據(jù)接收的差分串行輸入信號輸出串行輸入信號；對串行輸入信號進(jìn)行解串獲得并行信號；對并行信號進(jìn)行解碼和R倍合成以獲得W路并行輸入信號，其中，W、R為大于等于2的整數(shù)。
可選地，對W路并行輸入信號進(jìn)行R倍過采樣編碼輸出編碼后并行信號包括接收W路并行輸入信號，對W路并行輸入信號進(jìn)行R倍過采樣，輸出過采樣的RX W路并行信號；將RX W路并行信號編碼后輸出?？蛇x地，對并行信號進(jìn)行解碼和R倍合成以獲得W路并行輸入信號包括對并行信號進(jìn)行解碼，獲得解碼后的RX W路并行信號；對RX W路并行信號進(jìn)行R倍合成以獲得W路并行輸入信號。可選地，并行輸入信號為速率為kHz的低速信號；和/或所述3彡R彡10 ;可選地，編碼后并行信號不包含時鐘信號。本發(fā)明提供的信號處理方法、裝置、SERDES和微處理器，通過過采樣的技術(shù)手段實(shí)現(xiàn)信號的恢復(fù)，不需要復(fù)雜的時鐘恢復(fù)電路，具有成本低的優(yōu)勢。


圖I示出現(xiàn)有技術(shù)的SERDES收發(fā)機(jī)的結(jié)構(gòu)圖；圖2示出本發(fā)明的信號處理裝置的一個實(shí)施例的結(jié)構(gòu)圖；其中，圖2A示出信號發(fā)送模塊的結(jié)構(gòu)圖；圖2B示出信號接收模塊的結(jié)構(gòu)圖；圖3示出本發(fā)明的信號處理裝置的另一個實(shí)施例的結(jié)構(gòu)圖；圖4示出本發(fā)明的信號處理裝置的又一個實(shí)施例的結(jié)構(gòu)圖；圖5示出本發(fā)明的單向、雙向信號的例子的圖示；圖6示出本發(fā)明的信號發(fā)送方法的一個實(shí)施例的流程圖；圖7示出本發(fā)明的信號接收方法的一個實(shí)施例的流程圖。
具體實(shí)施例方式下面參照附圖對本發(fā)明進(jìn)行更全面的描述，其中說明本發(fā)明的示例性實(shí)施例。圖2A示出本發(fā)明的信號發(fā)送設(shè)備的一個實(shí)施例的原理框圖。在圖2A中，發(fā)送端同步后接收并行信號，對并行信號進(jìn)行采樣，然后基于專用算法將并行信號轉(zhuǎn)化為串行信號，發(fā)送出去。如果發(fā)送端還支持接收信號，則基于專用算法將接收的串行信號進(jìn)行解串，同步后作為并行信號輸出。圖2B示出本發(fā)明的信號接收設(shè)備的一個實(shí)施例的原理框圖。在圖2B中，接收端基于專用算法將串行輸入轉(zhuǎn)化為并行輸出，同步后將并行信號輸出。如果發(fā)送端還支持發(fā)送，則同步后接收并行信號，對并行信號進(jìn)行采樣，然后基于專用算法將并行信號轉(zhuǎn)化為串行信號，發(fā)送出去。本發(fā)明的實(shí)施例完成SERDES功能時，可以不需要時鐘恢復(fù)電路等功能模塊，因此簡化了 SERDES處理器或者芯片的功能模塊，使更小體積的實(shí)現(xiàn)成為可能。圖2A示出本發(fā)明的信號處理裝置的一個實(shí)施例的結(jié)構(gòu)圖，該信號處理裝置具體表現(xiàn)為信號發(fā)送模塊。如圖2A所示，該信號發(fā)送模塊包括產(chǎn)生時鐘信號的發(fā)送時鐘發(fā)生器210，分別與發(fā)送時鐘發(fā)生器210相連的過采樣編碼器211和串行器212，以及發(fā)送器213。過采樣編碼器211接收W路并行輸入信號，對W路并行輸入信號進(jìn)行R倍過采樣(OverSampling)編碼，輸出編碼后的并行信號，其中，W、R為大于等于2的整數(shù)。串行器212接收來自過采樣編碼器211的編碼后并行信號，將編碼后并行信號轉(zhuǎn)換為串行信號；發(fā)送器213接收來自串行器212的串行信號，輸出差分串行輸出信號。例如，過采樣編碼器211對W路并行輸入信號中的每一個信號都重復(fù)采樣R次，并將采樣頻率提升為原來的R倍，這樣，W路輸入信號中的每一個信號都通過發(fā)生器發(fā)出R次。在一個實(shí)施例中，R為大于等于3且小于等于10的自然數(shù)。圖2B示出本發(fā)明的信號處理裝置的一個實(shí)施例的結(jié)構(gòu)圖，該信號處理裝置具體表現(xiàn)為信號接收模塊。如圖2B所示，該信號接收模塊包括產(chǎn)生時鐘信號的接收時鐘發(fā)生器220，接收器223，以及分別與接收時鐘發(fā)生器220相連的解串器222和解碼合成器221。其中，接收器223接收差分串行輸入信號，輸出串行輸入信號；解串器222對來自接收器223的串行輸入信號進(jìn)行解串獲得并行信號；解碼合成器221對來自解串器222的并行信號進(jìn)行解碼和R倍合成以獲得W路并行輸入信號，其中，W、R為大于等于2的整數(shù)。在一個實(shí)施例中，R為大于等于3且小于等于10的自然數(shù)。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，信號處理裝置作為發(fā)送端時通常包括信號發(fā)送模 塊，作為接收端時通常包括信號接收模塊，既作為發(fā)送端又作為接收端時可以包括信號發(fā)送模塊和信號接收模塊兩者；作為接收端，信號接收模塊的接收時鐘發(fā)生器的頻率應(yīng)當(dāng)與發(fā)送端的發(fā)送時鐘發(fā)生器的頻率一致。當(dāng)信號接收模塊和信號發(fā)送模塊位于同一設(shè)備時，發(fā)送時鐘發(fā)生器和接收時鐘發(fā)生器的頻率可以相同，甚至共用同一個時鐘發(fā)生器，也可以分別采用不同的時鐘發(fā)生器。復(fù)雜的時鐘恢復(fù)電路是現(xiàn)有技術(shù)中SERDES用于信號處理的必需組件，不僅增加了成本，而且使得信號處理設(shè)備體積比較大，小型化比較困難。上述實(shí)施例中，只要發(fā)送端和接收端采用相同頻率的時鐘發(fā)生器，通過在發(fā)送端采用過采樣、在接收端采用過采樣合成的技術(shù)手段，即使有一定的時鐘不同步，也可以正確地恢復(fù)出原來的信號，從而不需要復(fù)雜的時鐘恢復(fù)電路，降低了成本；可以做成體積很小的SERDES設(shè)備，便于HDMI傳輸線等日常用設(shè)備的小型化。圖3示出本發(fā)明的信號處理裝置的另一個實(shí)施例的結(jié)構(gòu)圖。如圖3所示，該信號處理裝置包括時鐘發(fā)生器300，信號發(fā)送模塊包含的過采樣單元3111、編碼單元3112、串行器312和發(fā)送器313，信號接收模塊包含的接收器323、解串器322、解碼單元3212和合成單元3211。串行器312、發(fā)送器313、接收器323、解串器322可以參見圖2中對應(yīng)組件的描述，為簡潔起見在此不再詳細(xì)描述。過采樣單元3111和編碼單元3112對應(yīng)于過采樣編碼器，過采樣單元3111，接收W路并行輸入信號，對W路并行輸入信號進(jìn)行R倍過采樣，輸出過采樣的RXW路并行信號；編碼單元3112接收來自過采樣單元3111的RXW路并行信號，將RXW路并行信號編碼后輸出。解碼單元3212和合成單元3211對應(yīng)于解碼合成器，解碼單元3212接收來自解串器322的并行信號，對來自解串器322的并行信號進(jìn)行解碼，獲得解碼后的RXW路并行信號；合成單元3211接收來自解碼單元3212的RXW路并行信號進(jìn)行R倍合成以獲得W路并行輸入信號。圖4示出本發(fā)明的信號處理裝置的另一個實(shí)施例的結(jié)構(gòu)圖。如圖4所示，該信號處理裝置包括時鐘發(fā)生器400，信號發(fā)送模塊包含的單端輸入緩沖區(qū)(Single Ended InputBuffer) 412、并行輸入寄存器(Parallel Input Register) 413、過采樣器 411、編碼器 414、串行器415、和發(fā)送器416，信號接收模塊包含的接收器426、解串器425、解碼器424、采樣合成器421、并行輸出寄存器423、單端輸出緩沖區(qū)422。W個單端輸入緩沖區(qū)412，對應(yīng)緩存W路并行輸入信號，即每個單端輸入緩沖區(qū)對應(yīng)緩存一路發(fā)送總線的輸入信號；胃位并行輸入寄存器413，同步并對應(yīng)接收單端輸入緩沖區(qū)412的W個比特，即并行輸入寄存器413的一位對應(yīng)一個單端輸入緩沖區(qū)；過采樣器411，對并行輸入寄存器413的W個比特進(jìn)行R倍過采樣，輸出WXR比特并行信號到編碼器414 ;編碼器414對過采樣器411輸出的WXR比特并行信號進(jìn)行編碼，輸出編碼后的并行信號到串行器415，串行器415進(jìn)行并串轉(zhuǎn)換后生成串行比特流，發(fā)送給發(fā)送器416，發(fā)送器416將串行比特流作為差分串行信號輸出，經(jīng)過傳輸介質(zhì)發(fā)送到接收端。接收器426接收來自發(fā)送端的差分串行輸入信號，將其轉(zhuǎn)換為串行比特流后發(fā)送給解串器425，解串器425對串行比特流進(jìn)行解串，輸出并行信號；解碼器424對來自解串器425的并行信號進(jìn)行解碼，輸出WXR比特并行信號到采樣合成器421，采樣合成器421對WX R比特并行信號進(jìn)行合成，輸出W比特并行信 號到W位并行輸出寄存器423，并行輸出寄存器423接收采樣合成器421輸出的W比特并行信號，輸出W比特并行信號到W個單端輸出緩沖區(qū)422，單端輸出緩沖區(qū)422緩存并行輸出寄存器423輸出的W比特并行信號，同步輸出到接收總線。需要指出，在圖4中示出的16、8B/10B、20、10B/8B等符號僅用來說明，并行輸入信號可以是任意多路，編碼器/解碼器也可以采用其他的編碼/解碼實(shí)現(xiàn)，而與編碼實(shí)現(xiàn)和并行輸入信號相對應(yīng)，編碼器的輸出和解碼器的輸入位數(shù)也隨之改變。下面以N= 15 (即16路TX總線)為例介紹整個裝置的處理流程。首先，16路TX總線的并行輸入信號對應(yīng)輸入到16個單端輸入緩沖區(qū)412，輸入的信號被鎖存并且使用內(nèi)部系統(tǒng)時鐘同步，每次從16個單端輸入緩沖區(qū)412中分別取I個比特(共16個比特)輸入到16個并行輸入寄存器413，并行寄存器413中的16個比特經(jīng)過過采樣器411的R倍過采樣，形成RX 16比特，輸入到8B/10B編碼器414，經(jīng)過編碼器414編碼形成RX 20比特，輸出到串行器415，串行器415將RX 20比特的并行信號轉(zhuǎn)換為串行比特流，輸出到發(fā)送器416,由發(fā)送器416生成差分串行信號R、N輸出到傳輸介質(zhì)。過米樣器411、編碼器414和串行器415都在時鐘發(fā)生器400產(chǎn)生的比特率時鐘的控制下進(jìn)行工作。在接收端，接收器426接收差分串行輸入信號P、N，由接收器426將差分串行信號轉(zhuǎn)換為串行比特流發(fā)送給解串器425，解串器425將串行比特流轉(zhuǎn)換為RX20比特的并行信號，發(fā)送給解碼器424，解碼器424對RX 20比特的并行信號解碼獲得RX 16比特的并行信號，發(fā)送給采樣合成器421，采樣合成器421對RX16比特進(jìn)行合成，獲得16比特的并行信號，對應(yīng)輸出到16個并行輸出寄存器423，并行輸出寄存器423將16個比特對應(yīng)輸出到16個單端輸出緩沖區(qū)422，分別對應(yīng)于RX總線0-15輸出。采樣合成器421、解碼器424和解串器425都在時鐘發(fā)生器400產(chǎn)生的比特率時鐘的控制下進(jìn)行工作。下面具體說明一下過采樣器411和采樣合成器421的操作。對于過采樣器411，例如接收的16個比特為0110011100110010，則過采樣器411將16個比特重復(fù)采樣R次，例如，R = 3 的情況下，生成 0110011100110010 0110011100110010 0110011100110010。對于采樣合成器421，在R = 3的情況下，如果收到的信號是01100111001100100110011100110010 0110011100110010，則將16路并行信號中的每一位分別相加，然后除以重復(fù)采樣倍數(shù)R，獲得0110011100110010 ;如果其中一幀同步出現(xiàn)錯誤，例如，收到的信號是 XXXXXXXXXXXXXXXX 0110011100110010 0110011100110010, X 表示 0 或 1，不確定，由于后面的兩幀沒有出現(xiàn)錯誤，仍然可以恢復(fù)出0110011100110010。
圖2-圖4中示出的信號處理裝置，可以作為SERDES設(shè)備單獨(dú)提供，也可以作為微處理器或者各種網(wǎng)絡(luò)設(shè)備、信息處理設(shè)備的功能模塊實(shí)現(xiàn)。在實(shí)際應(yīng)用中，信號接收裝置和信號發(fā)送裝置不僅可以位于同一設(shè)備上，而且它們之間的一些通道可以根據(jù)需要在發(fā)送通道/接收通道之間轉(zhuǎn)換。圖5示出本發(fā)明的單向、雙向信號的例子的圖不。A、B、C、D表不各路信號。下表中0和I分別表不低電壓和高電壓。A和D為單向信號,B是雙向信號。C用于編碼目的,表不B的狀態(tài)。在輸入(Input)情況下意味著B是“主人”和“發(fā)言者”，輸出(Output)情況意味著B是“從屬”和“傾聽者”。該示意圖示出一個信號信道處理方案。在HDMI端口可以有多于一個這樣的信號，芯片將支持處理所有的信號。
權(quán)利要求
1.ー種信號處理裝置，其特征在于，包括 時鐘發(fā)生器，用于產(chǎn)生時鐘信號； 信號發(fā)送模塊，所述信號發(fā)送模塊包括 與所述時鐘發(fā)生器相連的過采樣編碼器，用于接收W路并行輸入信號，對W路并行輸入信號進(jìn)行R倍過采樣編碼，輸出編碼后并行信號，其中，W、R為大于等于2的整數(shù)； 與所述時鐘發(fā)生器相連的串行器，用于接收來自所述過采樣編碼器的所述編碼后的并行信號，將所述編碼后的并行信號轉(zhuǎn)換為串行信號； 發(fā)送器，用于接收來自所述串行器的串行信號，輸出差分串行輸出信號； 和/或 信號接收模塊，所述信號接收模塊包括 接收器，用于接收差分串行輸入信號，輸出串行輸入信號； 與所述時鐘發(fā)生器相連的解串器，用于對來自所述接收器的串行輸入信號進(jìn)行解串獲得并行信號； 與所述時鐘發(fā)生器相連的解碼合成器，用于對來自所述解串器的并行信號進(jìn)行解碼和R倍合成以獲得W路并行輸入信號，其中，W、R為大于等于2的整數(shù)。
2.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述時鐘發(fā)生器具有NXWXR的時鐘頻率，其中，N為W路并行輸入信號的數(shù)據(jù)速率。
3.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述過采樣編碼器包括 過采樣単元，用于接收W路并行輸入信號，對W路并行輸入信號進(jìn)行R倍過采樣，輸出過采樣的RX W路并行信號； 編碼單元，用于接收來自所述過采樣単元的RXW路并行信號，將所述RXW路并行信號編碼后輸出。
4.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述解碼合成器包括 解碼單元，用于接收來自所述解串器的并行信號，對來自所述解串器的并行信號進(jìn)行解碼，獲得解碼后的RXW路并行信號； 合成単元，用于接收來自所述解碼単元的RXW路并行信號進(jìn)行R倍合成以獲得W路并行輸入信號。
5.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述過采樣編碼器包括 單端輸入緩沖區(qū)，用于緩存所述W路并行輸入信號； 并行輸入寄存器，用于同步并接收所述單端輸入緩沖區(qū)的W個比持； 過采樣器，用于對所述并行輸入寄存器的W個比特進(jìn)行R倍過采樣，輸出WXR比特并行信號； 編碼器，用于對所述過采樣器輸出的WXR比特并行信號進(jìn)行編碼，輸出編碼后的并行信號。
6.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述解碼合成器包括 解碼器，用于接收來自解串器的并行信號并進(jìn)行解碼，輸出解碼后的WXR比特并行信號; 采樣合成器，用于接收所述解碼器輸出的WXR比特并行信號，進(jìn)行合成輸出W比特并行信號；并行輸出寄存器，用于接收所述采樣合成器輸出的W比特并行信號，同步輸出所述W比特并行信號； W個單端輸出緩沖區(qū)，用于緩存所述并行輸出寄存器輸出的W比特并行信號。
7.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述并行輸入信號為速率為kHz的低速信號; 和/或 所述3彡R彡10 ; 和/或 所述編碼后并行信號不包含時鐘信號。
8.ー種微處理器，其特征在于，包括如權(quán)利要求1-7中任意一項(xiàng)所述的信號處理裝置。
9.ー種SERDES，其特征在于，包括如權(quán)利要求1-7中任意一項(xiàng)所述的信號處理裝置。
10.ー種信號處理方法,其特征在于,包括 接收W路并行輸入信號，W為大于等于2的整數(shù)； 對W路并行輸入信號進(jìn)行R倍過采樣編碼，輸出編碼后并行信號，其中R為大于等于2的整數(shù)； 將編碼后的并行信號轉(zhuǎn)換為串行信號； 根據(jù)串行信號輸出差分串行輸出信號； 和/或 根據(jù)接收的差分串行輸入信號輸出串行輸入信號； 對串行輸入信號進(jìn)行解串獲得并行信號； 對并行信號進(jìn)行解碼和R倍合成以獲得W路并行輸入信號，其中，W、R為大于等于2的整數(shù)。
11.根據(jù)權(quán)利要求10所述的方法，其特征在于，所述對W路并行輸入信號進(jìn)行R倍過采樣編碼輸出編碼后并行信號包括 接收W路并行輸入信號，對W路并行輸入信號進(jìn)行R倍過采樣，輸出過采樣的RXW路并行信號； 將RXW路并行信號編碼后輸出。
12.根據(jù)權(quán)利要求10所述的方法，其特征在于，所述對并行信號進(jìn)行解碼和R倍合成以獲得W路并行輸入信號包括 對并行信號進(jìn)行解碼，獲得解碼后的RX W路并行信號； 對RXW路并行信號進(jìn)行R倍合成以獲得W路并行輸入信號。
13.根據(jù)權(quán)利要求10所述的方法，其特征在于，所述并行輸入信號為速率為kHz的低速信號； 和/或 所述3彡R彡10。
14.根據(jù)權(quán)利要求10所述的方法，其特征在于，所述編碼后并行信號不包含時鐘信號。
全文摘要
本發(fā)明公開一種信號處理方法、裝置以及SERDES和處理器，涉及信號處理技術(shù)領(lǐng)域。該裝置中信號發(fā)送模塊包括與時鐘發(fā)生器相連的過采樣編碼器，用于接收W路并行輸入信號，對W路并行輸入信號進(jìn)行R倍過采樣編碼；信號接收模塊包括與時鐘發(fā)生器相連的解碼合成器，用于對來自解串器的并行信號進(jìn)行解碼和R倍合成以獲得W路并行輸入信號。本發(fā)明完成SERDES功能時，可以不需要時鐘恢復(fù)電路等功能模塊，因此簡化了SERDES處理器或者芯片的功能模塊，使更小體積的實(shí)現(xiàn)成為可能。
文檔編號H03K5/135GK102710240SQ20121005843
公開日2012年10月3日 申請日期2012年3月8日 優(yōu)先權(quán)日2011年3月8日
發(fā)明者童小林, 鄭定緯 申請人:浙江彩虹魚通訊技術(shù)有限公司